[发明专利]三维存储器装置中的页缓冲器电路

说明书

本公开内容提供了3D NAND装置的页缓冲器电路。在一些实施例中，页缓冲器电路包括：第一位线段感测分支，连接到位线的第一位线段，以及第二位线段感测分支，连接到位线的第二位线段。第一位线段感测分支和第二位线段感测分支并联连接到页缓冲器电路的感测节点。在一些实施例中，第一位线段感测分支包括第一感测锁存器和第一位线预充电路径，并且第二位线段感测分支包括第二感测锁存器和第二位线预充电路径。

技术领域

本公开内容总体上涉及半导体技术领域，并且更具体而言，涉及三维(3D)存储器中的页缓冲器电路。

背景技术

随着存储器装置缩小到更小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储器单元的缩小面临挑战。三维(3D)存储器架构可以解决平面存储器单元中的密度和性能限制。在3D NAND存储器中，一个芯片可以包括可独立地执行NAND操作(例如，读取、写入和擦除)的多个管芯。每个管芯可以包括多个存储器平面，且每个存储器平面可以包括多个块，每个块包括垂直堆叠的多个存储器单元以增加每单位面积的存储容量，其中可以从共享字线寻址存储器单元。可以为每条位线布置页缓冲器电路以执行感测操作和数据传送操作。

发明内容

本公开内容中描述了三维(3D)存储器装置的实施例。

本公开内容的一个方面提供了一种存储器装置的页缓冲器电路，包括：第一位线段感测分支，连接到位线的第一位线段；以及第二位线段感测分支，连接到位线的第二位线段；其中，所述第一位线段感测分支和所述第二位线段感测分支并联连接到所述页缓冲器电路的感测节点。

在一些实施例中，第一位线段感测分支包括第一感测锁存器和第一位线预充电路径；并且第二位线段感测分支包括第二感测锁存器和第二位线预充电路径。

在一些实施例中，第一位线段感测分支通过第一开关连接到感测节点；并且第二位线段感测分支通过第二开关连接到感测节点。

在一些实施例中，第一位线段与第二位线段沿着位线方向对准。

在一些实施例中，第一位线段和第二位线段分开与相同的存储器单元串连接。

在一些实施例中，存储器装置是三维NAND存储器装置，且存储器单元串是垂直存储器单元堆叠串。

在一些实施例中，页缓冲器电路还包括低电压锁存器和高速缓存锁存器。

在一些实施例中，第一位线段感测分支和第二位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。

在一些实施例中，页缓冲器电路还包括：第三位线段感测分支，连接到位线的第三位线段；其中，所述第一位线段感测分支、第二位线段感测分支和第三位线段感测分支并联连接到所述页缓冲器电路的感测节点。

在一些实施例中，第三位线段感测分支包括第三感测锁存器和第三位线预充电路径。

在一些实施例中，第三位线段感测分支通过第三开关连接到感测节点。

在一些实施例中，第一位线段、第二位线段和第三位线段沿着位线方向彼此对准。

在一些实施例中，第一位线段、第二位线段和第三位线段分开与相同的存储器单元串连接。

在一些实施例中，第一位线段感测分支、第二位线段感测分支和第三位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。

本公开内容的另一方面提供了一种存储器装置，包括：多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段；以及多个页缓冲器，每个页缓冲器对应于所述多条位线中的一条；其中，每条位线的至少两条位线段共同连接到相同的对应页缓冲器。