[发明专利]半导体电路

说明书

根据本公开的一方面的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。

技术领域

本公开涉及一种半导体电路。

背景技术

从生态学的观点来看，期望电子设备具有低电力消耗。例如，对于半导体电路，所谓的功率门控技术通常被使用，其中通过选择性地停止对一些电路的电力供应来降低电力消耗。期望以这种方式停止电力供应的电路紧接在电力供应重新启动之后返回到电力供应尚未停止的操作状态。实现这样的短时间返回操作的一种方法是在电路中并入非易失性存储器。非易失性存储器的示例包括MTJ(磁隧道结)元件。

要注意，例如在专利文献1和2中公开了非易失性存储器被并入的半导体电路。

引文列表

专利文献

PTL 1：日本未审查专利申请公开No.2019-50068

PTL 2：日本未审查专利申请公开No.2017-197486

发明内容

顺便提及，在并入了非易失性存储器的半导体电路中，由于某种原因，在休眠时间期间保持的数据可能被反转，在一些情况下导致错误数据。因此，期望提供高度容错的半导体电路。

根据本公开的实施例的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。

根据本公开的实施例的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。这使得在电力供应停止之后、当电力供应重新启动时可以返回到电力供应尚未停止的操作状态。此外，即使在电力供应停止期间(在休眠时间期间)由于某种原因保持的数据变为错误数据的情况下，也可以通过纠错以正确的数据返回到电力供应尚未停止的操作状态。

附图说明

[图1]图1是图示根据本公开的第一实施例的半导体电路的功能块的示例的图。

[图2]图2是图示图1的第一FF电路的电路配置的示例的图。

[图3]图3是图示图1的第二FF电路的电路配置的示例的图。

[图4]图4是图示图1的半导体电路中的存储操作的定时图的示例的图。

[图5]图5是图示图1的半导体电路中的恢复操作的定时图的示例的图。

[图6]图6是图示图1的半导体电路中的存储操作的定时图的示例的图。

[图7]图7是图示图1的半导体电路中的恢复操作的定时图的示例的图。

[图8]图8是图示根据本公开的第二实施例的半导体电路的功能块的示例的图。

[图9]图9是图示图8的半导体电路中的ECC编码器和ECC解码器的电路配置的示例的图。

[图10]图10是图示图8的半导体电路中的ECC编码器和ECC解码器的电路配置的示例的图。

[图11]图11是图示根据本公开的第三实施例的半导体电路的功能块的示例的图。

[图12]图12是图示图11的FF电路的电路配置的示例的图。

[图13]图13是图示图11的从锁存电路的电路配置的示例的图。

[图14]图14是图示图11的半导体电路中的恢复操作的定时图的示例的图。

[图15]图15是图示根据本公开的第四实施例的半导体电路的功能块的示例的图。

[图16]图16是图示图15的半导体电路中的操作过程的示例的图。