[发明专利]非易失性存储器及其控制方法、存储系统

说明书

本申请提供了一种非易失性存储器及其控制方法、存储系统，所述非易失性存储器包括多个存储串，每个所述存储串包括多个存储单元组，每个所述存储单元组包括多个存储单元，所述方法包括：对所述存储串的部分存储单元组执行擦除再编程操作，其中，所述执行擦除再编程操作的存储单元组为第一存储单元组，所述存储串中未执行擦除再编程操作的存储单元组为第二存储单元组；以及在对选中的存储单元进行读操作时，对未选中的存储单元施加导通电压，其中，对所述第一存储单元组中的未选中的存储单元施加第一导通电压，对所述第二存储单元组中的未选中的存储单元施加第二导通电压，其中，所述第一导通电压大于所述第二导通电压。

技术领域

本申请涉及存储器领域，更具体的，涉及一种非易失性存储器及其控制方法、非易失性存储系统。

背景技术

闪存存储器已经广泛使用3D NAND闪存芯片来处理数据。随着3D NAND堆叠层数的增加，一个块的储存容量也逐渐增大，也就是在一个写满数据的块里面包含的数据量在逐渐增多。现有的3D NAND闪存芯片通常采用以块为单位的擦除操作，如需删除掉块里面的部分数据而保留另外一部分数据时，则需先把需要保留的数据转移到另外一个空白块里面，再对当前块做整块擦除操作。为了减少这个操作过程中需要转移的数据量，目前3D NAND闪存芯片的擦除操作也出现了块部分擦除再写入操作，通俗的讲就是只擦除需要被删除的数据所在的页，而需要保留的数据所在的页保持不动，然后在做了擦除操作的页上再写入新的数据。但是因为目前的具体技术实现的问题，很难做到任意页的擦除再编程操作，通常的做法是将物理上连续的字线分成若干组，然后针对某一个或者多个字线组做块部分擦除再编程操作。

在对3D NAND闪存芯片进行编程操作或读取操作过程中，需要在选中的编程或读取的存储单元的字线上施加编程电压或读取电压，在与该选中的编程或读取的存储单元在同一个存储串上的其他存储单元上施加导通电压。导通电压与上述编程电压或读取电压存在电压差，会造成非编程或非读取的存储单元在编程或读取过程中存在编程干扰或读干扰。随着编程或读取次数的增多，编程干扰或读干扰越来越大，从而容易导致非编程或非读取的存储器单元的数据可靠性下降。数据可靠性下降集中体现在最低态的存储单元的阈值分布会往高阈值方向漂移，导致最低态的读取窗口变小，使得最低态的存储单元的字线容易出现读取操作失败。

发明内容

针对相关技术中的上述或其它至少一些不足，本申请提供一种非易失性存储器及其控制方法。

本申请的一方面提供了一种非易失性存储器的控制方法，所述非易失性存储器包括多个存储串，每个所述存储串包括多个存储单元组，每个所述存储单元组包括多个存储单元，其特征在于，所述方法包括：对所述存储串的部分存储单元组执行擦除再编程操作，其中，所述执行擦除再编程操作的存储单元组为第一存储单元组，所述存储串中未执行擦除再编程操作的存储单元组为第二存储单元组；以及在对选中的存储单元进行读操作时，对未选中的存储单元施加导通电压，其中，对所述第一存储单元组中的未选中的存储单元施加第一导通电压，对所述第二存储单元组中的未选中的存储单元施加第二导通电压，其中，所述第一导通电压大于所述第二导通电压。

在一个实施方式中，所述存储串还包括位于所述多个存储单元组之间的冗余单元组，所述方法还包括：在对选中的存储单元进行读操作时，对所述冗余单元组施加第三导通电压，其中，所述第三导通电压小于所述第一导通电压，且所述第三导通电压大于所述第二导通电压。

在一个实施方式中，所述第一导通电压与所述第三导通电压的电压差小于1V，所述第三导通电压与所述第二导通电压的电压差小于1V。

在一个实施方式中，所述方法还包括：在对选中的存储单元进行读操作时，对选中的存储单元施加读取电压。

在一个实施方式中，所述非易失性存储器还包括与所述存储单元组相耦接的存储字线组，所述方法还包括：通过与所述第一存储单元组对应的存储字线组对所述第一存储单元组施加所述第一导通电压，通过与所述第二存储单元组对应的存储字线组对所述第二存储单元组施加所述第二导通电压。