[发明专利]一种介电层平坦度优化的方法及装置

说明书

本申请实施例公开了一种介电层平坦度优化的方法及装置，该方法用于集成电路器件，集成电路器件的表面分为密集区和空旷区，密集区存在器件凸起，空旷区无器件凸起，该方法包括：对集成电路器件进行成膜处理，生成介电层以及第一研磨层；对第一研磨层进行平坦化处理，获得第一研磨面，处理后的第一研磨面位于介电层以及第一研磨层之间；基于介电层和第一研磨层的刻蚀比例，对第一研磨面进行刻蚀，获得第二研磨面，第二研磨面位于介电层，且研磨面的平坦度大于平坦度阈值。本方案提供的技术可以将介电层全局落差降至最小，不仅满足工艺需求，也大大增加了后续工艺窗口。

技术领域

本申请实施例涉及半导体技术领域，特别涉及一种介电层平坦度优化的方法及装置。

背景技术

在半导体制作工艺流程中，需要将半导体表面进行平坦化研磨，将厚度控制在相应的工艺线宽内，例如当前集成电路中主要是通过化学机械抛光(Chemical MechanicalPolishing，CMP)技术对晶圆表面进行高精度打磨，并可到达全局平整落差100A～1000A(相当于原子级10～100nm)超高平整度。但随着半导体工艺线宽的不断精进，对于CMP平坦度要求越来越高，普通的但材质平坦化处理存在平坦化处理极限，全局落差可能无法满足先进工艺对于整体平坦度的要求。

现有技术中，FDSOI的工艺流程中通常使用层间电介质(Inter LayerDielectric，ILD)-CMP技术，也就是用的单材质平坦化处理。此方式在全局平坦化高度上仍存在缺陷，全局落差仍可达到150～300A，无法满足超高精度的工艺要求。

发明内容

本申请实施例提供了一种介电层平坦度优化的方法及装置。所述技术方案如下：

一方面，提供了一种介电层平坦度优化的方法，所述方法包括：

所述方法用于集成电路器件，所述集成电路器件的表面分为密集区和空旷区，所述密集区存在器件凸起，所述空旷区无器件凸起，所述方法包括：

对集成电路器件进行成膜处理，生成介电层以及第一研磨层，其中，所述介电层位于所述集成电路器件的表面，所述第一研磨层覆盖于所述介电层上方，成膜处理后的所述密集区与所述空旷区对应的所述介电层和所述第一研磨层具有不同的平坦度；

对所述第一研磨层进行平坦化处理，获得第一研磨面，所述平坦化处理过程包括对所述第一研磨层进行化学机械抛光CMP处理，且处理后的所述第一研磨面位于所述介电层以及所述第一研磨层之间；

基于所述介电层和所述第一研磨层的刻蚀比例，对所述第一研磨面进行刻蚀，获得第二研磨面，所述第二研磨面位于所述介电层，且所述研磨面的所述平坦度大于平坦度阈值。

具体的，所述介电层为氧化膜层填充，由氧化物构成，所述氧化膜层的厚度为4000A；所述第一研磨层为多晶硅薄膜层，所述多晶硅薄膜层的厚度为2000～2500A；

具体的，所述对所述第一研磨层进行平坦化处理，获得第一研磨面，包括：

对成膜处理后的所述密集区以及所述空旷区的所述第一研磨层进行多晶硅薄膜平坦化处理；

当研磨接触到所述氧化膜层时，停止进行化学机械抛光，获得所述第一研磨面；

其中，所述第一研磨面的平坦度小于所述平坦度阈值，且所述空旷区相对于所述密集区的所述多晶硅薄膜层存在至少100A的凹陷深度。

具体的，所述基于所述介电层和所述第一研磨层的刻蚀比例，对所述第一研磨面进行刻蚀，获得第二研磨面，包括：

基于所述第一研磨面的所述凹陷深度确定所述介电层和所述第一研磨层的刻蚀比例；

基于所述刻蚀比例对所述第一研磨面中的所述氧化膜层和所述多晶硅薄膜层进行刻蚀，获得所述第二研磨面。