[发明专利]半导体结构及测试方法

说明书

本公开实施例提供一种半导体结构及测试方法，半导体结构包括：衬底；至少一个硅通孔，硅通孔设置于衬底中，且与第一探测垫电性连接；至少一个接触结构，接触结构的底部延伸到衬底内部，且与第二探测垫电性连接；第一探测垫和第二探测垫位于衬底上方且相邻间隔设置；掺杂层，掺杂层位于衬底内部，且在接触结构的底部与接触结构电性连接。本公开实施例提供一种半导体结构及测试方法用于检测硅通孔的漏电状态。

技术领域

本公开涉及动态随机存取存储器(Dynamic Random Access Memory，DRAM)技术领域，尤其涉及一种半导体结构及测试方法。

背景技术

三维(3D)集成电路是一种具有多层器件结构的集成电路，层与层之间需要硅通孔(Through Silicon Via，TSV)连接，TSV提供层与层之间最短的互连路径。

在相关技术中，通常在三维集成电路应用较长时间后，TSV处或者TSV附件会引起退化或者无效造成接触不良、不能有效地电连接，影响集成电路中器件的性能，最终导致器件失效。

因此设计一种结构，用于检测TSV的漏电状态，成为亟待解决的技术问题。

发明内容

本公开实施例提供一种半导体结构及测试方法，用于检测TSV的漏电状态。

第一方面，本公开实施例提供一种半导体结构，包括：

衬底；

至少一个硅通孔，硅通孔设置于衬底中，且与第一探测垫电性连接；

至少一个接触结构，接触结构的底部延伸到衬底内部，且与第二探测垫电性连接；

第一探测垫和第二探测垫位于衬底上方且相邻间隔设置；

掺杂层，掺杂层位于衬底内部，且在接触结构的底部与接触结构电性连接。

在一些实施例中，接触结构包括：位于中心的导电层、环绕包裹导电层的阻隔层、以及环绕阻隔层的绝缘层；

阻隔层的底部直接与掺杂层接触，导电层的顶部通过中间连接层与第二探测垫电性连接。

在一些实施例中，掺杂层包括相互连接的第一掺杂层和第二掺杂层；

第一掺杂层位于第二掺杂层和接触结构之间；

第二掺杂层包括至少一个掺杂部，掺杂部的横截面积由第一掺杂层至第二掺杂层的方向上先增大后减小。

在一些实施例中，至少一个掺杂部中包括首尾相接的至少两个掺杂部。

在一些实施例中，

第一掺杂层在衬底表面上的正投影面积，小于第二掺杂层在衬底表面上的正投影面积；

导电层在衬底表面上的正投影面积，小于第一掺杂层在衬底表面上的正投影面积。

在一些实施例中，第二掺杂层靠近硅通孔一侧的掺杂浓度，高于第二掺杂层远离硅通孔一侧的掺杂浓度。

在一些实施例中，绝缘层在衬底表面上的正投影位于第二掺杂层在衬底表面上的正投影的内部，且第二掺杂层在衬底表面上的正投影的中心与硅通孔的距离，小于绝缘层在衬底表面上的正投影的中心与硅通孔的距离。

在一些实施例中，至少一个掺杂部向靠近硅通孔的一侧延伸，且硅通孔在衬底表面上的投影，与向硅通孔的一侧延伸的掺杂部在衬底表面上的投影至少部分重叠；硅通孔与掺杂部不接触。

在一些实施例中，硅通孔的数量为至少两个，至少两个硅通孔间隔设置；

每个硅通孔对应于至少一个接触结构；