[发明专利]半导体结构及其制备方法

说明书

本申请实施例涉及一种半导体结构及其制备方法。该半导体结构包括：芯片单元，芯片单元包括若干第一芯片，各第一芯片上设有多个用于接收不同控制信号的焊盘；重布线层，位于芯片单元上，包括若干底层金属线，各底层金属线用于传输不同的控制信号，各底层金属线与对应接收相同控制信号的焊盘电连接。提高了连接信号输出端和第一芯片上接收不同控制信号的焊盘的速度，简化了半导体结构的工艺流程，提高了半导体结构的良率，降低了半导体结构的生产成本。

技术领域

本申请实施例涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着集成电路的功能越来越强、性能和集成度越来越高，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例也越来越大。同时，随着集成电路特征尺寸达到纳米级，晶体管向更高的密度、更高的时钟频率发展，封装也向更高密度的方向发展。

晶圆级封装(WLP)技术由于具有小型化、低成本、高集成度以及具有更好的性能和更高的能源效率等优点，已成为高要求的移动/无线网络等电子设备的重要的封装方法。

典型的WLP工艺通过包括介质层及金属层的重布线层(RDL)对芯片的焊盘的焊区位置进行重新布局，使新的焊区满足对焊料球最小间距的要求，并使新的焊区按照阵列排布，然后将新的焊区连接到需要的位置。随着芯片上焊盘数量的增加，重布线层上需要连接的焊区的数量越来越多，如何提高焊区的连接速度成为亟需解决的问题。

发明内容

本申请实施例提供了一种半导体结构及其制备方法，可以优化重新布线层上需要连接的焊区的数量越来越多，焊区的连接速度较慢的问题，达到提高焊区的连接速度的目的。

一种半导体结构，包括：

芯片单元，芯片单元包括若干第一芯片，各第一芯片上设有多个用于接收不同控制信号的焊盘；

重布线层，位于芯片单元上，包括若干底层金属线，各底层金属线用于传输不同的控制信号，各底层金属线与对应接收相同控制信号的焊盘电连接。

在其中一个实施例中，芯片单元中第一芯片的数量不大于一个曝光单元对应的第一芯片的数量。

在其中一个实施例中，底层金属线传输的控制信号包括数据信号、电源信号、接地信号及数据选通信号中的至少一种。

在其中一个实施例中，第一芯片包括主存储芯片、辅助存储芯片或逻辑芯片。

在其中一个实施例中，半导体结构还包括：

第一晶圆，第一晶圆内具有若干个芯片单元。

在其中一个实施例中，重布线层还包括：

若干顶层金属线，各顶层金属线用于传输不同的控制信号，各顶层金属线与对应传输相同控制信号的底层金属线连接。

在其中一个实施例中，第一芯片的功能面与重布线层位于第一晶圆的同一面。

在其中一个实施例中，半导体结构还包括：

第二晶圆，与第一晶圆远离重布线层的一面连接，第二晶圆内具有第二芯片，第二芯片与第一芯片电连接。

在其中一个实施例中，半导体结构还包括：

第一导电结构，第一导电结构位于第一晶圆内，第一导电结构的两端分别与第二芯片、第一芯片电连接。

在其中一个实施例中，第二芯片的功能面位于第二晶圆远离第一晶圆的一面；半导体结构还包括：

第二导电结构，第二导电结构位于第二晶圆内，且分别与第一导电结构、第二芯片电连接。

在其中一个实施例中，半导体结构还包括：