[发明专利]集成电路及其制造方法

说明书

本申请的实施例涉及一种集成电路及其制造方法。该集成电路包括：第一电路，具有m个并联耦合的第一单元，任一第一单元包括一个或多个串联耦合的第一晶体管；以及第二电路，具有n个并联耦合的第二单元，任一第二单元包括一个或多个串联耦合的第二晶体管。第一电路的栅极端子耦合到第二电路的栅极端子。m和n是不同的正整数。

技术领域

本申请涉及一种集成电路及其制造方法。

背景技术

深亚微米工艺(例如，16nm、7nm、5nm及更高工艺)中的集成电路设计面临一些挑战和限制。例如，在包含诸如深亚微米级晶体管、放大器和电流镜的微电子元件的电路的制造中会出现特定的瓶颈。随着工艺规模的进一步发展，这些挑战和限制对IC制造的先进工艺将变得更加重要。

发明内容

根据本申请实施例的一个方面，提供了一种集成电路，包括：第一电路，包括m个并联耦合的第一单元，任一第一单元包括一个或多个串联耦合的第一晶体管；以及第二电路，包括n个并联耦合的第二单元，任一第二单元包括一个或多个串联耦合的第二晶体管；其中，第一电路的栅极端子耦合到第二电路的栅极端子，并且m和n是不同的正整数。

根据本申请实施例的另一个方面，提供了一种集成电路，包括：第一堆叠栅极电路，包括具有栅极端子的多个第一晶体管，第一晶体管的栅极端子彼此耦合；以及第二堆叠栅极电路，耦合到第一堆叠栅极电路，第二堆叠栅极电路包括具有栅极端子的多个第二晶体管，第二晶体管的栅极端子彼此耦合；其中，第一晶体管的阈值电压大于第二晶体管的阈值电压。

根据本申请实施例的又一个方面，提供了一种制造集成电路的方法，包括：通过将一个或多个第一晶体管串联耦合在第一单元的任何一个中，将多个第一晶体管布置成m个第一单元；将第一单元并联耦合在第一电路中；通过将一个或多个第二晶体管串联耦合在第二单元的任何一个中，将多个第二晶体管布置成n个第二单元，m和n为不同的正整数；将第二单元并联耦合在第二电路中；以及将第二电路耦合到第一电路。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示出根据本公开的一些实施例的集成电路的示意图。

图2A和图2B是分别示出根据本公开的一些实施例的使用n沟道金属氧化物半导体场效应晶体管(n-MOSFET或NMOS)组件的等效堆叠栅极晶体管和使用p沟道金属氧化物半导体场效应晶体管(p-MOSFET或PMOS)组件的等效堆叠栅极晶体管的示意图。

图3是示出根据本公开的一些实施例的电流失配超过一个标准偏差的百分比与堆叠晶体管的级数之间的关系的模拟结果的示意图。

图4是示出根据本公开的一些实施例的使用n-MOSFET组件的等效堆叠栅极晶体管的示意图。

图5A是示出根据本公开的一些实施例的集成电路的示意图。

图5B是示出根据本公开的一些实施例的图5A中的集成电路的等效电路的示意图。

图5C是示出根据本公开的一些实施例的集成电路的示意图。

图5D是示出根据本公开的一些实施例的图5C中的集成电路的等效电路的示意图。

图6是示出根据本公开的一些实施例的堆叠栅极电路的示意图。

图7和图8是示出根据本公开的一些实施例的堆叠栅极电路的两个不同示例性布置的示图。

图9是示出根据本公开的一些实施例的堆叠栅极电路的示图。

图10和图11是示出根据本公开的一些实施例的堆叠栅极电路的两个示例性布置的示图。