[发明专利]一种减小FPGA芯片静态功耗的系统架构

说明书

本申请公开了一种减小FPGA芯片静态功耗的系统架构，涉及芯片领域，FPGA芯片包含最小逻辑资源块、IO管脚和功率控制网络；功率控制网络将最小逻辑资源块之间的逻辑器件互相连接，用于控制最小逻辑资源块的供电；功率控制网络与FPGA芯片的控制电源连接，并根据接收的控制信号控制控制电源对最小逻辑资源块的供电。本发明通过在FPGA芯片内部布局功率控制网络，以此达到对最小逻辑资源块的供电控制，对未布局和未使用的逻辑资源断开供电，减小静态功耗。

技术领域

申请实施例涉及芯片领域，特别涉及一种减小FPGA芯片静态功耗的系统架构。

背景技术

FPGA制造工艺进入90ns以后为了确保FPGA的高性能，芯片设计厂商通常降低晶体管的门槛电压，使得晶体管快速开关达到减小传播延时的目的。门槛电压的降低导致晶体管泄露电流呈指数增加，这样会使芯片静态功耗大大增加。

相关技术中，降低FPGA芯片的功耗，在向FPGA芯片烧录文件时，提前对FPGA芯片内部的逻辑资源进行规划，以资源最大化利用FPGA颗粒，避免不必要的功耗损失。

发明内容

本申请提供了一种减小FPGA芯片静态功耗的系统架构，解决FPGA芯片逻辑资源静态功耗的问题。

所述FPGA芯片包含最小逻辑资源块、IO管脚和功率控制网络；

所述功率控制网络将所述最小逻辑资源块之间的逻辑器件互相连接，用于控制所述最小逻辑资源块的供电；

所述功率控制网络与所述FPGA芯片的控制电源连接，并根据接收的控制信号控制所述控制电源对所述最小逻辑资源块的供电。

具体的，所述功率控制网络由功率控制线组成；所述功率控制线连接到所述最小逻辑资源块和所述控制电源之间，所述功率控制线之间互相连接组成所述功率控制网络。

具体的，所述控制电源至少包括所述FPGA芯片结构的内核电源、IO电路主电源以及IO电源；

所述内核电源与所述FPGA芯片的专用管脚连接，用于提供内核电压，并通过所述功率控制线连接到所述最小逻辑资源块；

所述IO电路主电源与所述FPGA芯片的IO管脚及内部布线资源连接，用于向布线资源提供电压，所述功率控制线连接到所述最小逻辑资源块；

所述逻辑块内部电源与所述FPGA芯片的供电电压轨连接，用于提供供电电压。

具体的，所述功率控制网络由所述FPGA的控制信号进行控制，当所述功率控制网络未接收到控制信号时，所述最小逻辑资源块与所述控制电源处于连接状态；

当所述功率控制网络接收到控制信号时，所述最小逻辑资源块与所述控制电源处于断开状态。

具体的，所述控制信号基于烧写所述FPGA芯片的电路文件产生，当向所述FPGA芯片烧录电路文件时，所述功率控制网络根据电路结构断开未布局的所述最小逻辑资源块上的所述功率控制线；同时保持布局的所述最小逻辑资源块上的所述功率控制线处于连通状态。

本申请提供的技术方案带来的有益效果至少包括：通过在FPGA芯片内部引入功率控制网络，用功率控制线控制最小逻辑资源块与控制电源的连接状态，以确保在未部署状态下处于断开状态，不会因泄漏电流产生静态功耗，同时对于未部署的IO管脚，也可以减少静态功耗产生，提高FPGA的资源利用率和执行效率。

附图说明

图1是本申请实施例提供的FPGA内部结构示意图；

图2是本申请实施例提供的减小FPGA芯片静态功耗的系统架构图；

图3是本申请实施例提供的烧录电路文件部署最小逻辑资源块的示意图。

具体实施方式