[发明专利]一种多路CPU的通道同步控制方法及装置

说明书

本发明公开了一种多路CPU的通道同步控制方法、装置、电子设备及计算机可读存储介质，所述方法包括：通过同步训练控制器触发主级处理器和每个从级处理器进行同步训练，当主级处理器或任意一个从级处理器训练失败后，可以通过逐级递减的方式调整训练的位宽，让主级处理器和每个从级处理器重新进行同步训练，直到训练成功或位宽无法调整。本发明通过逐级调整位宽的方式进行重复训练，可以有限度地限制同步训练的次数，进而以避免重复不间断地进行全位宽同步训练，可以有效降低训练的耗时，并提高训练效率；而且本发明通过调整位宽重新进行同步训练，也可以避免因随机通信误码导致错失全位宽同步成功的结果，进一步提高训练的成功率。

技术领域

本发明涉及CPU的同步控制技术领域，尤其涉及一种多路CPU的通道同步控制方法及装置。

背景技术

随着计算机应用技术的不断发展，单个处理器(CPU)的计算能力和处理速度逐渐难以满足日益增长的高密集度计算和海量数据处理需求。为了满足海量数据的处理需求，多服务器、多主机、多路多核CPU的集群应用是其中一项重要的技术。通过多路多核CPU相互间的协同处理计算、数据存取、控制通信等操作，可以提高计算机的计算能力。

在多路多核CPU工作前，需要为其建立稳定可靠的同步机制，以实现架构内各子系统之间的高效协同，而同步机制需要在多路多核CPU在进行协同互联之前确认建立。目前常用的多路多核CPU同步控制方法是使用基于同步训练控制与互联通道，由参与协同互联的多路多核CPU通过专用互联数据通道传输互联指令和数据，在建立协同互联之前，主CPU和各级从CPU各自向同步训练控制器发送异步的同步训练脉冲信号，触发同步训练控制器对主CPU以及各级从CPU的异步的同步训练脉冲信号进行逻辑关系判断。当主CPU和各级从CPU的同步训练脉冲满足预定的逻辑运算结果时，同步训练控制器将同步计数器起始信号同时发送到主CPU和各级从CPU的同步计数器接收端。若所有的互联通道能够全部训练成功，主CPU或者从CPU接收到同步计数器起始信号之后即向同步控制器返回同步成功的结果，当所有协同同步的CPU均返回了同步成功的信号，则同步控制器判定同步建立完成，已同步完成的CPU之间使用专用互联数据通道进行通信。若同步控制器没有接收到所有的CPU都返回了同步成功的结果，则同步控制器在设定的超时时间内等待接收所有的CPU返回同步成功的结果，当超过了设定的超时时间仍收不到所有的CPU返回同步成功结果，则通知主CPU和各级从CPU重新开始同步训练的过程。

但目前常用的同步控制方法有如下技术问题：一旦任意一条互联数据通道出现通道位宽阻塞或者高误码率时，会导致当次同步训练没有成功建立，从而需要让所有互联通道的再一次进行同步，增加了处理时长，降低了处理效率；而重新开始的同步训练中，当需要协同互联的CPU系统数量较多时，互联数据通道的数量也较多，出现通道位宽阻塞或者误码率的几率也越高，进而提高了反复训练的概率，进一步降低处理时长，甚至在极端情况下，主CPU和各级从CPU一直处于反复训练的过程中，导致各个CPU无法完成所有互联数据通道同步。

发明内容

本发明提出一种多路CPU的通道同步控制方法及装置，所述方法可以在同步控制器控制主CPU和各级从CPU进行同步训练，且有任意一个CPU训练不成功时，逐级降低主CPU的互联通道位宽并控制主CPU和各级从CPU重新开始同步训练，从而可以避免因互联通道位宽阻塞或高误码率而导致重复执行同步训练的问题，进而可以降低训练耗时，提供训练控制的处理效率。

本发明实施例的第一方面提供了一种多路CPU的通道同步控制方法，所述方法涉及同步训练控制器，以及分别与所述同步训练控制器通信的主级处理器和若干个从级处理器，所述方法包括：

通过所述同步训练控制器分别向所述主级处理器和每个所述从级处理器发送第一同步信号，使每个所述从级处理器采用所述第一同步信号对自身的互联通道进行同步训练，以及使所述主级处理器采用所述第一同步信号，按照第一位宽对自身的互联通道进行同步训练，其中，所述第一位宽为所述主级处理器的互联通道的当前位宽；