[发明专利]包含半导体布局以减轻局部布局效应的设备

说明书

公开包含半导体布局以减轻局部布局效应的设备。一种实例设备包含多个标准单元，每一单元包含：有源区；隔离区，其邻近所述有源区；及第一栅极结构，其经安置在所述有源区及所述隔离区上。所述第一栅极结构包含：第一栅极部分，其经安置在所述有源区上；及第一接触部分，其经安置在所述隔离区上。所述设备进一步包含安置在所述有源区及所述隔离区上的第二栅极结构。所述第二栅极结构包含：第二栅极部分，其经安置在所述有源区上；及第二接触部分，其经安置在所述隔离区上。在所述设备中，第一接触点与所述第一栅极部分之间的距离基本上等于第二接触点与所述第二栅极部分之间的距离。

技术领域

本申请案大体上涉及存储器装置。具体来说，本申请案涉及包含半导体布局以减轻局部布局效应的设备。

背景技术

在DRAM中，数据可经存储在DRAM的个别存储器单元中。所述存储器单元可经组织成行及列的阵列。行中的每一存储器单元可耦合到字线且列中的每一存储器单元可耦合到位线。因此，每个存储器单元耦合到字线及位线。存储器阵列外围的逻辑电路可控制各种存储器功能，例如存取存储器阵列的一或多个存储器单元以从所述存储器单元读取数据或将数据写入到所述存储器单元。

虽然用于半导体装置中的MOS FET旨在实现高性能及低功率，但同时仍然需要更高密度及低成本。因此，高性能CMOS(HPC)的使用在例如存储器及逻辑电路的半导体装置中变得更流行。HPC可能依赖于使用具有高介电常数的薄高k栅极绝缘体来以低功率及降低的泄漏电流实现其高性能。然而，HPC可能易受局部布局效应(LLE)的影响。LLE是涉及可能引发半导体装置内的HPC晶体管的阈值电压(Vt)的变异的布局设计的环境效应。因此，需要降低半导体装置中的LLE。

发明内容

一方面，本申请案提供一种设备，其包括：多个标准单元，每一单元包含：有源区；隔离区，其邻近所述有源区；第一栅极结构，其经安置在所述有源区及所述隔离区上，其中所述第一栅极结构包含：第一栅极部分，其经安置在所述有源区上；及第一接触部分，其经安置在所述隔离区上，所述第一接触部分包含经配置以连接到第一接触件的第一接触点；及第二栅极结构，其经安置在所述有源区及所述隔离区上，其中所述第二栅极结构包含：第二栅极部分，其经安置在所述有源区上；及第二接触部分，其经安置在所述隔离区上，所述第二接触部分包含经配置以连接到第二接触件的第二接触点，其中所述第一接触点与所述第一栅极部分之间的距离基本上等于所述第二接触点与所述第二栅极部分之间的距离。

另一方面，本申请案提供一种标准单元，其包括：隔离区；多个有源区，其在所述隔离区中；及多个栅极结构，其分别经安置在所述多个有源区上方；其中所述多个栅极结构中的每一者包含：第一栅极部分，其经安置在所述有源区上；第一部分，其经安置在所述隔离区上，所述第一部分包含经配置以连接到第一接触件的第一接触点；第一端部分；第二部分，其经安置在所述隔离区上，所述第二部分包含经配置以连接到第二接触件的第二接触点；及第二端部分，其中所述第一栅极部分与所述多个栅极结构中的每一者的所述接触点之间的距离基本上相等。

另一方面，本申请案提供一种设备，其包括：第一有源区；第二有源区；隔离区，其邻近所述第一及第二有源区；第一栅极结构，其经安置在所述第一有源区及所述隔离区上，其中所述第一栅极结构包括：第一接触部分，其经安置在所述隔离区上，第一接触件，其经连接到所述第一接触部分，及第一栅极部分，其经安置在所述第一有源区上；及第二栅极结构，其经安置在所述第二有源区及所述隔离区上，其中所述第二栅极结构包括：第二接触部分，其经安置在所述隔离区上，第二接触件，其经连接到所述第二接触部分，及第二栅极部分，其经安置在所述第二有源区上，其中所述第一接触件与所述第一栅极部分之间的第一距离基本上等于所述第二接触件与所述第二栅极部分之间的第二距离。

附图说明

图1是根据本公开中所描述的一些实例的半导体装置的框图。

图2是根据本公开中所描述的一些实例的电路的示意图。

图3是根据本公开的实施例的图2中所展示的电路的一部分的布局图。