[发明专利]形成半导体器件的方法

说明书

在沉积时，硬掩模薄膜具有内应力分量，该内应力分量是掩模层的材料、厚度、沉积工艺以及下层材料和形貌的伪像。在图案化时，尤其是在图案化亚微米临界尺寸时，这种内应力可导致掩模层变形和扭曲。采用应力补偿工艺减少这种内应力的影响。例如，可采用热处理来释放应力。在另一实例中，采用具有相反内应力分量的第二掩模层抵消硬掩模层中的内应力分量。本申请的实施例还涉及形成半导体器件的方法。

技术领域

本申请的实施例涉及形成半导体器件的方法。

背景技术

在例如集成电路的制造中使用光刻技术被广泛采用。大多数集成电路在许多不同的工艺步骤中使用图案化光刻胶层和/或硬掩模层，包括用于稍后对光刻胶层和/或硬掩模下面的一个或多个层进行图案化和/或蚀刻的工艺步骤。在常规光刻和蚀刻工艺中，内应力，尤其是硬掩模层内的不平衡内应力，会导致图案化硬掩模从期望图案变形。这种与期望图案的偏差然后可在后续蚀刻工艺期间转印至下层，从而导致期望图案的保真度损失和分辨率损失。

发明内容

本申请的一些实施例提供了一种用于形成半导体器件的方法，包括：在衬底上方形成材料层；在所述材料层上方形成掩模层，所述掩模层具有内应力；以及对所述掩模层执行应力补偿工艺，以调整所述掩模层的所述内应力。

本申请的另一些实施例提供了一种用于形成半导体器件的方法，包括：在衬底上沉积待图案化的层；在所述待图案化的层上方沉积具有内应力的掩模层；以及至少部分补偿所述掩模层的所述内应力；以及在至少部分补偿所述内应力的步骤之后对所述掩模层进行图案化。

本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成材料层；在所述材料层上沉积掩模层，所述掩模层具有内应力值；降低所述掩模层的所述内应力值；以及在降低所述掩模层内的所述内应力值的步骤之后对所述掩模层进行图案化。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出描述本文描述的工艺的代表性实施例的流程图。

参考图2a至图2f和图3a至图3c提供图1所示的工艺的一个实施例的另外的细节。

参考图4a至图4h和图5a至图5c提供图1所示的工艺的另一实施例的另外的细节。

图6a至图6f示出用于形成诸如鳍式场效应晶体管(FinFET)的半导体器件的代表性实施例。

图7a至图7d和图8a至图8b示出用于形成诸如全环栅(GAA)晶体管的半导体器件的相应代表性实施例。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。