[发明专利]半导体存储装置

说明书

本发明提供一种能提高数据输入输出的鲁棒性的半导体存储装置。实施方式的半导体存储装置包含：多个数据锁存电路(XDL)，用于感测放大电路与输入输出电路之间的数据的输入输出；及总线(XBUS)，连接于多个数据锁存电路(XDL)。数据锁存电路(XDL)包含：反相电路(XIV)，暂时保存在感测放大电路与输入输出电路之间输入输出的数据；以及N通道型MOS晶体管(TN31)、(TN32)及P通道型MOS晶体管(TP31)，并联设置于反相电路(XIV)与总线(XBUS)之间。N通道型MOS晶体管(TN31)、(TN32)多重化。

[相关申请]

本申请享有以日本专利申请2021-154184号(申请日：2021年9月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

以往的半导体存储装置具备多个数据锁存电路，它们用于感测放大器与输入输出电路之间的数据的输入输出。多个数据锁存电路经由数据配线而相互连接。从感测放大器输出的数据暂时保存于数据锁存电路后，经由数据配线从输入输出电路输出。

发明内容

根据所揭示的实施方式，提供一种能提高数据输入输出的鲁棒性的半导体存储装置。

实施方式的半导体存储装置包含：多个数据锁存电路，用于感测放大电路与输入输出电路之间的数据的输入输出；及数据配线，连接于多个数据锁存电路。数据锁存电路包含：数据保存部，暂时保存在感测放大电路与输入输出电路之间输入输出的数据；及N通道型MOS(Metal Oxide Semiconductor，金氧半导体)晶体管及P通道型MOS晶体管中的至少一者，设置于数据保存部与数据配线之间。N通道型MOS晶体管及P通道型MOS晶体管中的至少一者多重化。

附图说明

图1是表示实施方式的存储系统的概略构成的框图。

图2是表示实施方式的半导体存储装置的概略构成的框图。

图3是表示实施方式的半导体存储装置的构成的电路图。

图4是表示实施方式的感测放大单元的概略构成的框图。

图5是表示实施方式的感测放大器及输入输出电路的概略构成的框图。

图6是表示实施方式的数据锁存电路的构成的电路图。

图7是表示实施方式的半导体存储装置的剖面结构的剖视图。

图8是示意性表示实施方式的半导体存储装置的数据锁存电路周边的平面结构的图。

图9是示意性表示参考例的半导体存储装置的数据锁存电路周边的平面结构的图。

图10是表示实施方式的数据锁存电路的动作例的电路图。

图11是表示实施方式的数据锁存电路的动作例的电路图。

图12是表示实施方式的数据锁存电路的动作例的电路图。

图13是表示实施方式的数据锁存电路的动作例的电路图。

图14是表示实施方式的数据锁存电路的动作例的电路图。

图15是表示参考例的数据锁存电路的构成的电路图。

图16是示意性表示第1变化例的半导体存储装置的数据锁存电路周边的平面结构的图。

图17是示意性表示第1变化例的半导体存储装置的数据锁存电路周边的平面结构的图。

图18是表示第2变化例的数据锁存电路的构成的一部分的电路图。