[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，包括：

在三维(3D)堆叠中的交叉联接栅极电路，包括多个晶体管，所述多个晶体管包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，并且所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管分别包括第一栅线、第二栅线、第三栅线和第四栅线；

连接所述第一栅线和所述第四栅线的第一导体；以及

连接所述第二栅线和所述第三栅线的第二导体，

其中所述多个晶体管当中的所述第一晶体管的所述第一栅线连接到所述多个晶体管当中的所述第四晶体管的所述第四栅线，

所述多个晶体管当中的所述第二晶体管的所述第二栅线连接到所述多个晶体管当中的所述第三晶体管的所述第三栅线，

其中所述第一栅线和所述第二栅线分别布置在所述第三栅线和所述第四栅线上方，以及

其中所述第一导体的至少一部分垂直地延伸以连接所述第一栅线和所述第四栅线，所述第二导体的至少一部分垂直地延伸以连接所述第二栅线和所述第三栅线。

2.如权利要求1所述的半导体器件，还包括：

穿过所述第一栅线和所述第二栅线的第一沟道层；和

穿过所述第三栅线和所述第四栅线的第二沟道层。

3.如权利要求2所述的半导体器件，其中所述第一栅线、所述第二栅线、所述第三栅线和所述第四栅线在第一方向上延伸，以及

其中所述第一沟道层和所述第二沟道层在垂直于所述第一方向的第二方向上延伸。

4.如权利要求1所述的半导体器件，其中所述第一导体包括连接所述第一栅线和所述第四栅线的至少一个第一通路，以及

其中所述第二导体包括连接所述第二栅线和所述第三栅线的至少一个第二通路。

5.如权利要求1所述的半导体器件，其中所述第一导体包括至少一个第一接触和第一通路，以及

其中所述第二导体包括至少一个第二接触和第二通路。

6.如权利要求5所述的半导体器件，其中所述第一通路和所述第二通路位于所述第一栅线和所述第二栅线之间。

7.如权利要求5所述的半导体器件，其中所述第一通路和所述第二通路相对于设置在其间的沟道层彼此相反。

8.如权利要求1所述的半导体器件，其中所述第一导体包括第一接触、第三接触和第一通路，以及

其中所述第二导体包括第二接触、第四接触和第二通路。

9.如权利要求8所述的半导体器件，其中所述第一接触连接到所述第一栅线，所述第三接触连接到所述第四栅线，所述第一通路连接所述第一接触和所述第三接触，以及

其中所述第二接触连接到所述第二栅线，所述第四接触连接到所述第三栅线，所述第二通路连接所述第二接触和所述第四接触。

10.如权利要求9所述的半导体器件，其中所述第一接触连接到所述第一栅线的顶表面并且所述第三接触连接到所述第四栅线的底表面，以及

其中所述第二接触连接到所述第二栅线的顶表面并且所述第四接触连接到所述第三栅线的底表面。

11.如权利要求9所述的半导体器件，其中所述第一接触连接到所述第一栅线的侧表面并且所述第三接触连接到所述第四栅线的侧表面，以及

其中所述第二接触连接到所述第二栅线的侧表面并且所述第四接触连接到所述第三栅线的侧表面。

12.如权利要求5所述的半导体器件，其中所述第一通路和所述第二通路垂直地延伸。

13.如权利要求1所述的半导体器件，其中所述多个晶体管包括：

至少两个n型金属氧化物半导体(NMOS)晶体管和至少两个p型金属氧化物半导体(PMOS)晶体管，

其中所述第一晶体管和所述第二晶体管是NMOS晶体管，所述第三晶体管和所述第四晶体管是PMOS晶体管。