[发明专利]半导体器件及其制造方法

说明书

提供了一种半导体器件及其制造方法。该半导体器件包括：在三维(3D)堆叠中的交叉联接栅极电路，包括多个晶体管，所述多个晶体管当中的第一晶体管的第一栅线连接到所述多个晶体管当中的第四晶体管的第四栅线，所述多个晶体管当中的第二晶体管的第二栅线连接到所述多个晶体管当中的第三晶体管的第三栅线；连接第一栅线和第四栅线的第一导体；连接第二栅线和第三栅线的第二导体。第一栅线和第二栅线分别布置在第三栅线和第四栅线上方。

技术领域

本公开的一个或更多个实施方式涉及半导体器件，更具体地，涉及用于3D堆叠器件的交叉联接栅极设计(cross-coupled gate design)，以及制造该半导体器件的方法。

背景技术

晶体管的尺寸持续缩小以保持使电子设备中的逻辑电路按比例缩小。然而，随着晶体管尺寸的不断减小面临物理极限，平面结构的晶体管已经演变成FinFET和栅极全环绕结构(诸如MBCFET)，以将更多的晶体管集中在一定的面积尺寸中并对晶体管的沟道和栅极施加更多的控制。

根据这种正在进行的按比例缩放和重构，目前正在研究3D堆叠器件以开发在晶体管集成上提供更高密度的半导体器件。3D堆叠器件是相对新的概念，对于3D堆叠器件没有明确的交叉联接栅极设计。一般地，3D堆叠结构中的晶体管被简单地分层，并没有极大地提高性能增益。此外，制造和控制3D堆叠器件中的这些晶体管的过程变得更加复杂，同时没有实现所期望的50％的面积缩小。例如，这些3D堆叠器件中的一种包括需要虚设晶体管的交叉联接栅极布局。然而，在3D堆叠器件中的虚设晶体管的存在增大了芯片尺寸。

因此，需要在交叉联接栅极设计中不使用虚设晶体管的3D堆叠器件，以在保持芯片尺寸尽可能小的同时提高性能增益。

发明内容

根据一个或更多个实施方式，提供一种半导体器件，该半导体器件包括：交叉联接栅极电路，包括多个晶体管；所述多个晶体管当中的第一晶体管的第一栅线，连接到所述多个晶体管当中的第四晶体管的第四栅线；所述多个晶体管当中的第二晶体管的第二栅线，连接到所述多个晶体管当中的第三晶体管的第三栅线；其中第一栅线和第二栅线分别布置在第三栅线和第四栅线上方。

根据一个或更多个实施方式，提供一种制造包括交叉联接栅极电路的半导体器件的方法。该方法包括：在载体基板上提供顶栅线和底栅线，第一沟道层穿过顶栅线，第二沟道层穿过底栅线，顶栅线包括第一栅线和第二栅线并且底栅线包括第三栅线和第四栅线；在第一栅线上沉积第一接触并且在第二栅线上沉积第二接触；倒置载体基板，使得底栅线布置在顶栅线上方；分别在第一接触和第二接触上沉积第一通路和第二通路；以及在第四栅线上沉积第三接触并且在第三栅线上沉积第四接触。

根据一个或更多个实施方式，提供一种制造包括交叉联接栅极电路的半导体器件的方法。该方法包括：在载体基板上提供顶栅线和底栅线，第一沟道层穿过顶栅线，第二沟道层穿过底栅线，顶栅线包括第一栅线和第二栅线并且底栅线包括第三栅线和第四栅线；对第一栅线和第二栅线执行栅极切割；分别在第三栅线的顶表面和第四栅线的顶表面上沉积第一通路和第二通路；以及在第一通路上沉积第一接触并且在第二通路上沉积第二接触。

附图说明

从以下结合附图的描述，本公开的某些实施方式的以上和其它的方面、特征和优点将更加明显，附图中：

图1是示出交叉联接栅极电路的示例的电路图；

图2A是示出根据一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的俯视图的图；

图2B是示出根据一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的仰视图的图；

图2C是示出根据一实施方式的沿着图2A所示的线A-A'截取的提供在3D堆叠器件中的交叉联接栅极电路的前视图的图；

图2D是示出根据一实施方式的提供在3D堆叠器件中的交叉联接栅极电路的透视图的图；