[发明专利]半导体结构及其形成方法

说明书

方法包括沉积介电层、在介电层上方沉积多个芯轴带，以及在多个芯轴带的侧壁上形成多个间隔件以形成多个掩模组。多个芯轴带中的每一个和多个间隔件中的两个形成多个掩模组中的掩模组。该方法还包括形成连接多个掩模组中的两个相邻掩模组的掩模带，使用多个掩模组和掩模带共同作为蚀刻掩模来蚀刻介电层并在介电层中形成沟槽，以及将导电材料填充到沟槽中以形成多个导电部件。本申请的实施例还涉及半导体结构及其形成方法。

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

金属氧化物半导体(MOS)器件是集成电路中的基建元件。MOS器件的最新发展包括形成替换栅极，其包括高k栅极电介质和高k栅极电介质上方的金属栅电极。替换栅极的形成通常包括在高k栅极介电层上方沉积高k栅极介电层和金属层，然后执行化学机械抛光(CMP)工艺以去除高k栅极介电层和金属层的过量部分。金属层的剩余部分形成金属栅极。

然后形成互连部件。例如，源极/漏极接触插塞和栅极插塞分别形成为连接至源极/漏极区和金属栅极。金属线和通孔也形成在下面的器件上方并连接至下面的器件。随着器件按比例缩小，互连部件的线宽和互连部件之间的间距变得越来越小。因此光学邻近效应变得更加严重，并且互连部件的线端变得圆化。因此减少了可用于接合上面导电部件的互连部件的有效接触面积，并且增加了接触电阻。

发明内容

本申请的一些实施例提供了一种形成半导体结构的方法，包括：沉积介电层；在所述介电层上方沉积多个芯轴带；在所述多个芯轴带的侧壁上形成多个间隔件以形成多个掩模组，其中，所述多个芯轴带中的每一个与所述多个间隔件中的两个形成所述多个掩模组中的掩模组；形成连接所述多个掩模组中的两个相邻掩模组的掩模带；使用所述多个掩模组和所述掩模带共同作为蚀刻掩模来蚀刻所述介电层，并在所述介电层中形成沟槽；以及将导电材料填充到所述沟槽中以形成多个导电部件。

本申请的另一些实施例提供了一种半导体结构，包括：半导体衬底；介电层，位于所述半导体衬底上方；第一导电部件，包括：第一端，其中，所述第一端是弯曲的，并具有第一半径；以及第二端，与所述第一端相对，其中，所述第二端是弯曲的，并且具有小于所述第一半径的第二半径；第二导电部件，通过所述介电层的第一部分与所述第一导电部件的第一端间隔开，其中，所述第二导电部件与所述第一端具有第一距离；以及第三导电部件，通过所述介电层的第二部分与所述第一导电部件的第二端间隔开，其中，所述第三导电部件与所述第二端具有第二距离，并且所述第二距离小于所述第一距离，并且其中，所述第一导电部件、所述第二导电部件和所述第三导电部件具有与同一直线对准的纵向方向。

本申请的又一些实施例提供了一种半导体结构，包括：多个导电部件，具有与同一直线对准的纵向方向，其中，所述多个导电部件包括第一端部件、第二端部件和在所述第一端部件和所述第二端部件之间的至少一个中间导电部件，并且所述第一端部件包括：第一端，背离所述第二端部件，其中，所述第一端具有第一角；以及第二端，面向所述第二端部件，其中，所述第二端具有比第一角更尖锐的第二角；以及介电层，其中多个导电部件的上部位于所述介电层中。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1-图8、图12A、图12B、图13A、图13B、图18、图23和图34示出了根据一些实施例在鳍式场效应晶体管(FinFET)和互连部件的形成中的立体图和截面图。

图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B和图11C示出了根据一些实施例的金属栅极的切割中的俯视图和立体图。

图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B和图17C示出了根据一些实施例的源极/漏极接触插塞的形成和切割中的俯视图和立体图。