[发明专利]用于芯片间通信的处理系统及通信方法

说明书

本公开提供了一种用于芯片间通信的处理系统及通信方法，该处理系统包括：包括在第一芯片中的多个并行处理单元和位于芯片互连网络中的多个互连。每个并行处理单元包括：多个处理核；多个存储器，多个存储器的第一存储器组耦合到多个处理核的第一处理核组。多个互连被配置为通信耦合多个并行处理单元，每个并行处理单元被配置为根据存储且驻留在相应并行处理单元的寄存器中的相应路由表，通过芯片互连网络进行通信，相应路由表包括可用于转发从并行处理单元到另一个并行处理单元的通信的最小链路的指示。本公开实现了芯片间高效和有效的网络通信。

技术领域

本公开涉及芯片互连网络中的信息处理和通信领域，尤其涉及用于芯片间通信的处理系统及通信方法。

背景技术

许多电子技术，例如，数字计算机、计算器、音频设备、视频设备和电话系统，有助于在商业、科学、教育和娱乐的大多数领域中提高对数据与信息进行分析与通信的生产率，降低成本。电子元件可用于许多重要应用(例如，医疗程序、车辆辅助操作、金融应用，等等)，这些活动频繁地涉及处理和存储大量信息。为了应对大量的处理过程，系统可以包括许多互连的处理芯片。在许多应用中，系统快速且准确地处理信息是非常重要的。快速且准确地处理信息的能力通常取决于处理芯片之间的通信。在芯片互连网络中建立快速且可靠的信息通信可能存在问题和困难。

图1是示出可以用于加速神经网络的常规系统100的框图。通常，系统100包括多个服务器，并且每个服务器包括多个并行计算单元(parallel computing unit，PPU)。在图1的示例中，系统100包括服务器101和服务器102。服务器101包括连接到外围组件互连高速(Peripheral Component Interconnect Express，PCIe)总线111的多个并行处理单元PPU_0至PPU_n，并且服务器102包括连接到PCIe总线112的类似的PPU阵列。每个PPU包括诸如处理核和存储器(未示出)等的元件。在一个实施例中，PPU可以是神经网络处理单元(neuralnetwork processing unit，NPU)。在一个示例性的实施例中，多个NPU被布置为并行配置。系统100中的每个服务器包括主中央处理单元 (CPU)，并且如图1所示，系统100中的每个服务器经由相应的网络接口控制器或卡(network interface controller card，NIC)连接到网络130。

系统100包括统一存储器寻址空间，该统一存储器寻址空间例如采用分区全局地址空间(partitioned global address space，PGAS)编程模型。因此，在图1的示例中，服务器101的每个PPU可以从服务器101或服务器102的任何其他PPU上的存储器读取数据或向服务器101或服务器102的任何其他PPU上的存储器写入数据，反之亦然。例如，为了将数据从服务器101的PPU_0写入PPU_n，通过PCIe总线111将数据从 PPU_0发送到PPU_n；以及为了将数据从服务器101的PPU_0写入服务器102的PPU_m 上的存储器，通过PCIe总线111将数据从PPU_0发送到NIC 121，然后通过网络130将数据发送到NIC 122，然后通过PCIe总线112将数据发送到PPU_m。

系统100可以用于诸如图形分析和图形神经网络的应用，更具体地，系统100可以用于诸如在线购物引擎、社交网络、推荐引擎、映射引擎、故障分析、网络管理和搜索引擎的应用。这些应用执行大量存储器访问请求(例如，读和写请求)，因此其还传送(例如，读和写)大量用于处理的数据。尽管常规通信(例如，PCIe，等等)带宽和数据传输速率相当高，但其仍然限制这些应用。事实上，对于这些应用来说，PCIe通常速度太慢且其带宽太窄。

发明内容