[发明专利]一种时序校准方法和系统

权利要求书

1.一种时序校准方法，其特征在于，用于对数字测试机的若干测试通道中的测试信号进行时序校准，该方法包括：

选通数字测试机的任意两个测试通道，以输出测试信号；

采用窗口比较器对选通的两个测试通道输出的测试信号进行比较，并将比较结果输出到FPGA；

被选通的两个测试通道其中之一输出的测试信号经时钟缓冲器传输到FPGA作为采样时钟；

FPGA根据采样时钟采集窗口比较器的输出结果，并将结果信息发送给控制终端；

控制终端根据FPGA的输出结果调整对应的测试通道中测试信号的时钟相位，以完成对测试通道的时序校准。

2.根据权利要求1所述的时序校准方法，其特征在于，该方法进一步包括：以所述采样时钟所在的测试通道作为校准基准通道，依次选通其他多个测试通道之一与所述窗口比较器连通作为被校准通道进行时序校准。

3.根据权利要求1所述的时序校准方法，其特征在于，所述数字测试机的多个激励信号测试通道连接继电器网络的输入端，所述继电器网络的第一输出端连接所述窗口比较器的第一输入端，所述继电器网络的第二输出端连接所述窗口比较器的第二输入端和所述时钟缓冲器的输入端，所述窗口比较器的输出端连接所述FPGA的第一输入端，所述时钟缓冲器的输出端连接所述FPGA的第二输入端，所述FPGA的输出端连接所述控制终端。

4.根据权利要求3所述的时序校准方法，其特征在于，所述控制终端控制所述继电器网络中的继电器断开或闭合，使被选通的两个激励信号测试通道分别输出到所述继电器网络的第一输出端和第二输出端。

5.根据权利要求2所述的时序校准方法，其特征在于，如果被校准通道产生的时钟信号边沿与基准通道产生的时钟信号边沿不对齐，所述控制系统控制所述数字测试机激励信号测试通道调整被校准通道输出的时钟相位，直到被校准通道的时钟相位与基准通道产生的时钟信号边沿对齐。

6.根据权利要求5所述的时序校准方法，其特征在于，利用二分查找法调整被校准通道输出的时钟相位。

7.根据权利要求6所述的时序校准方法，其特征在于，若测得被校准通道比基准通道相位超前，则令被校准通道输出延迟N nS，此时若测得被校准通道比基准通道相位滞后，则调整被校准通道输出延迟为N/2nS，此时若测得被校准通道比基准通道相位滞后，则被校准通道比基准通道相位超前在0～N/2nS范围，若测得被校准通道比基准通道相位超前，则被校准通道比基准通道相位超前在N/2～N nS范围，其中N＞0。

8.一种执行上述权利要求1-7中任一项时序校准方法的时序校准系统，其特征在于，该系统包括：数字测试机、控制终端和时序校准板卡；

所述时序校准板卡包括：继电器网络、窗口比较器、时钟缓冲器和FPGA；

其中，数字测试机包含多个激励信号测试通道；

继电器网络用于将数字测试机的多个激励信号测试通道选通任意两个激励信号测试通道分别输出到窗口比较器；

窗口比较器用于对选通后的两个激励信号测试通道输出的时钟信号进行比较，判断两个时钟信号边沿是否对齐，并将判断结果输出到FPGA；

时钟缓冲器用于将所选通的激励信号测试通道之一输出的时钟信号缓冲后输出到FPGA作为采样时钟；

FPGA用于根据采样时钟采集窗口比较器的比较结果，并将结果发送给控制终端；

控制终端用于控制激励信号测试通道产生时钟信号，判断两个激励信号测试通道产生的时钟信号是否边沿对齐，并进行时序校准。

9.根据权利要求8所述的时序校准系统，其特征在于，所述继电器网络和所述窗口比较器支持100～800MHz工作频率。

10.根据权利要求8所述的时序校准系统，其特征在于，所述控制终端控制所述继电器网络选通测试通道之一与所述时钟缓冲器输入端和所述窗口比较器第二输入端连通用作校准基准通道，依次选通其他多个激励信号测试通道之一与所述窗口比较器第一输入端连通作为被校准通道进行时序校准。