[发明专利]一种时序校准方法和系统

说明书

本发明公开一种时序校准方法和系统，该时序校准方法，用于对数字测试机的若干测试通道中的测试信号进行时序校准，该方法包括：选通数字测试机的任意两个测试通道，以输出测试信号；采用窗口比较器对选通的两个测试通道输出的测试信号进行比较，并将比较结果输出到FPGA；被选通的两个测试通道其中之一输出的测试信号经时钟缓冲器传输到FPGA作为采样时钟；FPGA根据采样时钟采集窗口比较器的输出结果，并将结果信息发送给控制终端；控制终端根据FPGA的输出结构调整对应的测试通道中测试信号的时钟相位，以完成对测试通道的时序校准。

技术领域

本发明涉及芯片测试领域，更具体地，涉及一种时序校准方法和系统。

背景技术

数字芯片测试机通常支持pattern(测试向量)测试，用于数字芯片通过测试pattern来判断芯片功能是否正常，从而实现数字芯片大规模量产时的快速测试。

数字芯片测试机一般支持几百个测试通道，每个测试通道输出的数字信号都需要同时输出到待测数字芯片的引脚处，即数字信号需要边沿对齐，以保证输出到待测数字芯片引脚处的信号间时序是正确的。要保证所有数字芯片测试机所有测试通道输出的数字信号边沿对齐，需要通过对数字信号时序校准来实现。

现有方法一般通过高速示波器来逐个判断测试通道测试边沿是否对齐，该方法需要额外的高速示波器，成本高使用不便；或者通过两个通道输出时钟后的信号相与，再将相与的信号通过电容充电后采集电压的方式测算边沿是否对齐，该方法需要通过电容充电和ADC采样导致测试时间较长。

发明内容

本发明的一个目的在于提供一种时序校准方法和系统，以解决现有技术存在的问题中的至少一个。

为达到上述目的，本发明采用下述技术方案：

本发明第一方面提供一种时序校准方法，用于对数字测试机的若干测试通道中的测试信号进行时序校准，该方法包括：

选通数字测试机的任意两个测试通道，以输出测试信号；

采用窗口比较器对选通的两个测试通道输出的测试信号进行比较，并将比较结果输出到FPGA；

被选通的两个测试通道其中之一输出的测试信号经时钟缓冲器传输到FPGA作为采样时钟；

FPGA根据采样时钟采集窗口比较器的输出结果，并将结果信息发送给控制终端；

控制终端根据FPGA的输出结构调整对应的测试通道中测试信号的时钟相位，以完成对测试通道的时序校准。

可选地，该方法进一步包括：以所述采样时钟所在的测试通道作为校准基准通道，依次选通其他多个测试通道之一与所述窗口比较器连通作为被校准通道进行时序校准。

可选地，所述数字测试机的多个激励信号测试通道连接继电器网络的输入端，所述继电器网络的第一输出端连接所述窗口比较器的第一输入端，所述继电器网络的第二输出端连接所述窗口比较器的第二输入端和所述时钟缓冲器的输入端，所述窗口比较器的输出端连接所述FPGA的第一输入端，所述时钟缓冲器的输出端连接所述FPGA的第二输入端，所述FPGA的输出端连接所述控制终端。

可选地，所述控制终端控制所述继电器网络中的继电器断开或闭合，使被选通的两个激励信号测试通道分别输出到所述继电器网络的第一输出端和第二输出端。

可选地，如果被校准通道产生的时钟信号边沿与基准通道产生的时钟信号边沿不对齐，所述控制系统控制所述数字测试机激励信号测试通道调整被校准通道输出的时钟相位，直到被校准通道的时钟相位与基准通道产生的时钟信号边沿对齐。

可选地，利用二分查找法调整被校准通道输出的时钟相位。