[发明专利]用于三态输出级的防闩锁电路及芯片

说明书

本发明提供了一种用于三态输出级的防闩锁电路及芯片，包括三态输出电路，N‑Well电位选择电路和P‑Well电位选择电路；所述三态输出电路上设置有输入端，所述三态输出电路的输出端分别与N‑Well电位选择电路和P‑Well电位选择电路连接。本发明只采用了几个MOS晶体管，在很大程度上降低了电路功耗以及制造成本，通用于三态门输出级电路和反相器输出驱动级电路，可自动进行寄生双极性器件的基极电位选择，防止了寄生环路的形成，从而避免的闩锁效应。

技术领域

本发明涉及电路设计技术领域，具体地，涉及一种用于三态输出级的防闩锁电路及芯片。

背景技术

在许多接口芯片中，三态输出级电路通常工作在高速模式。由于芯片内部寄生和封装打线形成的寄生电感的存在，使得三态输出级电路出现大于电源Vdd的向上过充和小于地电位的向下过冲，从而造成芯片的Latch Up，使芯片不能正常工作。

传统的三态输出电路通常与芯片的管脚直接相连，由于封装寄生电感的存在，在芯片正常工作时通常会出现高于电源的向上过充电压和低于地电位的向下过充电压。如果过充过大或者持续时间过长，很可能是芯片发生闩锁现象，具体过程如下所述：

如图1所示，(a)是三态门电路的寄生双极型晶体管，(b)是该寄生的等效电路。当输出端出现的向上过充较大时，使得PNP晶体管的发射结开启，有电流注入Rp，使得NPN的发射结开启，形成流经Rn的电流，该电流在Rn上形成对Vdd的压降，使得PNP开启，此时由Rn、Rp、NPN、PNP形成的正反馈环路，如果该环路增益大于1，则该环路被激活，直至两个晶体管完全导通，从Vdd得到抽取很大的电流，此时该电路被闩锁。

在大部分接口电路中，为了防止闩锁效应的发生，很多情况下会牺牲芯片的面积以换取芯片更强的防闩锁能力或者采用复杂的电路以实现芯片的防闩锁功能。这在一定程度上增加了芯片的制造成本和电路的功耗。

在公开号为CN101916760A的中国专利文献中，公开了一种有效避免闩锁效应的可控硅ESD保护结构，采用可控硅器件避免了芯片的Latch-Up效应的同时实现了ESD防护，但是该实现采用了BJT和电阻电容器件，在一定程度上增加了芯片的制造成本。

在公开号为CN113410232A的中国专利文献中，公开了一种抑制闩锁效应的CMOS集成电路芯片及制备工艺，从工艺和设备制造方面来避免Latch-Up的发生，而本发明直接从电路设计方面入手进行Latch-Up的发生。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种用于三态输出级的防闩锁电路及芯片。

根据本发明提供的一种用于三态输出级的防闩锁电路，包括三态输出电路，N-Well电位选择电路和P-Well电位选择电路；所述三态输出电路上设置有输入端，所述三态输出电路的输出端分别与N-Well电位选择电路和P-Well电位选择电路连接。

优选的，所述三态输出电路包括mos管M1和mos管M2，所述mos管M1的栅极构成Input1端，所述mos管M1的源极连接Vdd；所述mos管M2的栅极构成Input2端，所述mos管M2的源极连接GND，所述mos管M1的漏极与mos管M2的漏极连接并构成Output端。

优选的，所述N-Well电位选择电路包括mos管M3和mos管M4，所述P-Well电位选择电路包括mos管M5和mos管M6；

所述mos管M1的源极分别连接mos管M4的源极和mos管M3的栅极，所述mos管M1的衬底分别连接mos管M3的衬底和漏极以及mos管M4的衬底和漏极；

所述mos管M2的源极分别连接mos管M5的栅极和mos管M6的源极，所述mos管M2的衬底分别连接mos管M5的衬底和漏极以及mos管M6的衬底和漏极；