[发明专利]一种使用交替边沿的波特率鉴相器电路

说明书

本发明涉及一种使用交替边沿的波特率鉴相器电路，其包括第一误差比较器、第二误差比较器、第一误差采样器、第二误差采样器、第一数据采样器、第二数据采样器、第一输入缓冲器、第二输入缓冲器以及采样相位判断逻辑；第一误差比较器、第二误差比较器分别将输入数据与负参考幅度VREF‑和正参考幅度VREF+对比，比较结果分别在时钟CKA和CKB的上升沿由第一误差采样器、第二误差采样器采样，得到两个误差信号EA、EB；第一数据采样器、第二数据采样器分别在时钟CKA、CKB的上升沿采样，得到第一判决数据DA和第二判决数据DB。本发明使得误差采样次数减半，降低了接收机功耗，并能提高收发机数据速率。

技术领域

本发明属于电子技术领域，尤其属于高速通信集成电路领域，涉及一种使用交替边沿的波特率鉴相器电路。

背景技术

波特率时钟数据恢复(Baud Rate Clock and Data Recovery)是高速串行收发机的重要组成部分。它的功能是从接收机收到的数据中恢复时钟信息，并以该时钟对数据进行采样，从而完成数据的接收。相比二倍过采样时钟数据恢复(2X-Oversampling Clockand Data Recovery)，波特率时钟数据恢复只需一半的采样率，因此可以降低电路功耗。目前常用的MM(Mueller-Muller)波特率时钟数据恢复方法由K.Mueller等人提出(论文Timing Recovery in Digital Synchronous Data Receivers，发表于IEEE Transactionson Communications，1976年第24卷)。所使用的MM鉴相器(Phase Detector)根据误差采样的结果，得知采样相位是过晚还是过早，进而动态调节采样相位，从而实现对正确采样点的跟踪。然而，该鉴相器在每个符号时间内需要同时进行两次误差采样，引入了两个额外的比较器，导致接收机功耗增大、带宽降低。

发明内容

为了减小误差采样对接收机功耗及带宽的影响，本发明提出了一种使用交替边沿的波特率鉴相器电路，误差采样次数减半，降低了接收机功耗，并能提高收发机数据速率。

本发明提出的一种使用交替边沿的波特率鉴相器电路，包括第一误差比较器、第二误差比较器、第一误差采样器、第二误差采样器、第一数据采样器、第二数据采样器、第一输入缓冲器、第二输入缓冲器以及采样相位判断逻辑；时钟CKA和CKB的频率为输入数据波特率的一半，相位差为180°；第一输入缓冲器接收输入信号DIN，输出第一缓冲输入数据；第二输入缓冲器接收输入信号DIN，输出第二缓冲输入数据；第一误差比较器的正输入端为负参考幅度VREF-，负输入端为第一缓冲输入数据，输出端连接到第一误差采样器；第一误差采样器由时钟CKA控制，输出为第一误差信号EA；第二误差比较器的正输入端为第二缓冲输入数据，负输入端为正参考幅度VREF+，输出端连接到第二误差采样器；第二误差采样器由时钟CKB控制，输出为第二误差信号EB；第一数据采样器的输入为第一缓冲输入数据，由时钟CKA控制，其输出为第一判决数据DA；第二数据采样器的输入为第二缓冲输入数据，由时钟CKB控制，其输出为第二判决数据DB；采样相位判断逻辑的输入信号包括第一误差信号EA、第二误差信号EB、第一判决数据DA及第二判决数据DB，输出信号包括相位过早信号和相位过晚信号。

上述使用交替边沿的波特率鉴相器电路，由于在CKA时刻的误差信号仅有输入数据与负参考幅度比较的结果，在CKB时刻仅有输入数据与正参考幅度比较的结果，因此在CKB上升沿时，只有(DA，DB)为(-1，+1)的数据上升沿对相位判断逻辑有意义。同样的，在CKA上升沿时，只有(DB，DA)为(+1，-1)的数据下降沿对相位判断逻辑有意义。相位判断逻辑根据表2所示的真值表，可以得到采样相位是过早还是过晚的信息。由于在CKA和CKB上升沿时，有效的数据边沿不同，因此表2对时钟相位进行了分类讨论。

上述使用交替边沿的波特率鉴相器电路，在每一个符号时间(UI)内只有一个误差采样器和一个数据采样器进行采样。而传统的MM鉴相器需要两个误差采样器和一个数据采样器进行采样，由此需要更高的功耗。