[发明专利]一种基于空间耦合低密度生成矩阵码的编译码系统

权利要求书

1.一种基于空间耦合低密度生成矩阵码的编译码系统，其特征在于，包括SC-LDGM编码器、调制传输AWGN信道以及SC-LDGM译码器；

所述编译码系统的输入信息为5120bits的信息序列，5120bits输入信息中，分成1024组5bits，每5bits只取最后1bits构成1024bits的序列v₂进入SC-LDGM编码器进行编码，获得编码后的2048bits信息序列c₂；每5bits中的最高2bits参与构成2048bits的序列v₀；剩下的2bits参与构成同2048bits的序列v₁；

所述序列v₀与v₁与序列c₂输入调制传输AWGN信道，输出序列c₀、c₁和LLR软信息；

LLR软信息进入SC-LDGM译码器进行15次迭代译码，获得1024bits的译码结果对序列进行编码获得序列根据序列c₀、c₁以及序列获得硬判决结果和将和合并后输出；

所述SC-LDGM编码的架构是一个七级流水线；

电路启动前，各级流水寄存器中数值皆被复位值0；在rst信号变低，en信号变高后，编码电路开启；在系统时钟上升沿时，第一级流水接收输入信息序列u(t)，后面的每一级寄存器都得到前一级寄存器的旧值；因此，第x级寄存器里面的数据是往前第x个时刻接收的输入信息序列u(t-x)；

所述SC-LDGM编码中存在8个不同的1024×1024的交织矩阵P₀-P₇；这些交织矩阵的度为1，其中每个交织矩阵都是由4个256×256的循环置换矩阵和12个同尺寸的零矩阵构成的，其中各循环置换矩阵的偏移不同；

输入信息序列u(t)连接P₀矩阵生成子校验信息p(t-0)，由于P₀矩阵度为1，所以p(t-0)和u(t)的赋值映射是很简单的一一对应关系；流水线中第x个寄存器的输出端会连接交织矩阵P_x，生成子校验信息p(t-x)；

所述SC-LDGM译码器的架构设有15次迭代，一帧中的校验节点与此帧和过去七帧的变量节点分别通过不同的交织矩阵Q₀到Q₇连接，此有120帧参与迭代译码，共含有120个加号节点集和120个等号节点集，每个节点集分别含有1024个节点；

所述SC-LDGM译码器包括总控模块、加号节点信息处理模块、等号节点信息处理模块、信道校验信息处理模块、MinSum运算处理器以及判决模块；所述总控模块用于接收输入和其它模块的控制信号，并进行相应的逻辑处理，输出控制信号；

所述信道校验信息处理模块用于从信道中得到校验位比特相关的LLR信息(C_INT)，并用RAM来存储，并在MinSum译码过程中提供相应的信道信息；所述加号节点信息处理模块里面含有RAM用以储存迭代译码中的加号节点信息(C2V)，在进行MinSum迭代译码时候提供相应的C2V，并且在运算结束后将MinSum运算处理器输出的新信息C2V_new写回到模块内的对应RAM中；

所述等号节点信息处理模块里面含有RAM用以储存迭代译码中的等号节点信息(Qn)和信道输出的信息比特相关的LLR信息，在进行MinSum迭代译码时候提供相应的V2C，并且在运算结束后将MinSum运算处理器输出的新信息Qn_new写回到模块内的对应RAM中；

所述MinSum运算处理器有15个迭代单元，均内含8个执行MinSum算法的CNU模块；一个CNU模块可处理一个加号节点关联的9个信息，并运算得到新的信息反馈回所述加号节点信息处理模块和所述等号节点信息处理模块；所以所述MinSum运算处理器可并行收集、处理、写回来自15次迭代120个加号节点的相关信息；

所述判决模块接收并储存来自所述MinSum运算处理器的Qn_new信息，对已经过第15次迭代处理的Qn_new信息进行符号位的判断，如果符号位是0则将对应信息比特判决为0，否则判决为1；1028个节点全部判决完成后输出此帧的判决结果