[发明专利]一种总线数据解码及存储的结构和方法

权利要求书

1.一种总线数据解码及存储的结构，其特征在于，包括如下模块：总线滤波模块、总线采样模块、数据解码模块、数据采集模块、数据校验模块和数据存储模块；

所述总线滤波模块用于对输入的接收总线RX进行滤波；

所述总线采样模块用于对滤波后的总线进行采样；

所述数据解码模块用于对采样模块输出的信号进行解码；

所述数据采集模块用于对总线采样模块输出的信号进行数据采集，按8位输出数据；

所述数据校验模块用于对数据进行校验；

所述数据存储模块用于对数据进行存储。

2.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述总线滤波模块，采用两级寄存器对总线RX进行滤波，并输出滤波后的信号RX_FLT。

3.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述总线采样模块包括移位寄存器和计数器，移位寄存器用于当时钟上升沿来临时，将RX_FLT的值存储至移位寄存器的最后一位；

计数器用于对移位寄存器中的0和1进行计数；如果移位寄存器中0的个数大于2，则采样值RX_SP为0；如果移位寄存器中1的数量大于2，则采样值RX_SP为1。

4.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述数据解码模块用于识别RX_SP中的TSS标记和符号帧，数据解码模块的状态机为idle、s_tss，s_bss和s_symbol组成。

5.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，数据采集模块对RX_SP进行数据采集，输出位采样信号bitstrobe、8位采集数据data以及位采样完成信号byte_finish。

6.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述数据校验模块包括状态机控制模块、帧头CRC校验模块和数据CRC校验模块；

所述状态机控制模块用于控制状态机的跳转并生成校验用的控制信号；

所述帧头CRC校验模块用于校验接收数据中的帧头校验位；

所述数据CRC校验模块用于校验接收数据中的数据校验位。

7.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述状态机控制模块由ilde、s_wait_tss、s_header1、s_header2、s_header3、s_header4、s_header5、s_data、CRC1、CRC2、CRC3状态组成。

8.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述帧头CRC校验模块循环使用1位的数据计算11位的校验元。

9.根据权利要求1所述的一种总线数据解码及存储的结构，其特征在于，所述数据CRC校验模块循环使用8位的数据计算24位的校验元。

10.一种总线数据解码及存储的方法，其特征在于，包括以下过程，

接收总线RX经过总线滤波模块进行滤波；滤波后的总线进行总线采样模块进行采样；总线采样模块采样后输出的信号经过数据解码模块进行解码；

解码后的信号经过数据采集模块进行数据采集，按8位输出数据；输出数据经过总线校验模块进行校验；根据校验结果和数据，将数据写入配置的空间中。