[发明专利]一种基于FPGA的LDPC编码方法及编码器

权利要求书

1.一种基于FPGA的LDPC编码器，其特征在于，包括

地址控制模块，用于生成第一计数器信号和第一地址信号；

校验比特计算模块，用于接收第一输入码元以及每个时钟周期的所述第一计数器信号和第一地址信号，并将所述第一计数器信号和第一地址信号与第一输入码元进行数据同步，并输出第一读写地址，将第一读写地址中得到的第一数据和当前时钟周期输入的信息码字进行异或后，再写回原位置；

校验比特生成模块，用于读取所述校验比特计算模块中的异或结果，并对得到的异或结果进行运算，得到最终的奇偶校验码字；

所述校验比特计算模块包括三级流水控制单元和3路地址计算单元，所述三级流水控制单元将每个时钟周期接收到的第一输入码元、第一计数器信号和第一地址信号进行数据同步，并轮流输入到3路地址计算单元中；

3路地址计算单元包括第一地址计算单元、第二地址计算单元和第三地址计算单元，每个地址计算单元对应设置有一个存储单元，将数据轮流输入到第一地址计算单元、第二地址计算单元和第三地址计算单元以及相对应的存储单元中，并输出第一读写地址；

其中，三级流水控制单元将每个时钟周期接收到的输入码元、地址信息和帧内计数值进行数据同步，并轮流输入到3路地址计算单元。

2.根据权利要求1所述的一种基于FPGA的LDPC编码器，其特征在于，所述地址控制模块包括计数器和地址表存储单元，所述计数器用于生成第一计数器信号，所述地址表存储单元用于生成第一地址信号，所述计数器对输入的信息码元进行计数。

3.根据权利要求2所述的一种基于FPGA的LDPC编码器，其特征在于，所述第一计数器信号用于对帧内比特进行计数，在0-359内循环计数，并将第一计数器信号传输给所述校验比特计算模块。

4.根据权利要求3所述的一种基于FPGA的LDPC编码器，其特征在于，所述计数器还生成第二计数器信号，用于对帧进行计数，当检测到所述第一计数器信号到357时，所述第二计数器信号的数值加1，且所述第二计数器信号在0-34内循环计数，第二计数器信号为所述地址表存储单元的第二读写地址。

5.根据权利要求1所述的一种基于FPGA的LDPC编码器，其特征在于，所述校验比特生成模块包括复用功能单元，从地址0-3599同步读取所述第一地址计算单元、第二地址计算单元和第三地址计算单元分别对应的存储单元，对第一个时钟周期得到的数据进行二进制加法得到第一数据并将其延迟一个时钟周期，将两个时钟周期得到的第一数据进行异或，得到奇偶校验码字。

6.一种基于FPGA的LDPC编码方法，其特征在于，包括以下步骤：

通过地址控制模块生成第一计数器信号和第一地址信号；

通过校验比特计算模块接收第一输入码元以及每个时钟周期的所述第一计数器信号和第一地址信号，并将所述第一计数器信号和第一地址信号与第一输入码元进行数据同步，并输出第一读写地址，将第一读写地址中得到的第一数据和当前时钟周期输入的信息码字进行异或后，再写回原位置；

通过校验比特生成模块读取所述校验比特计算模块中的异或结果，并对得到的异或结果进行运算，得到最终的奇偶校验码字。

7.根据权利要求6所述的一种基于FPGA的LDPC编码方法，其特征在于，所述地址控制模块包括计数器和地址表存储单元，所述计数器用于生成第一计数器信号，所述地址表存储单元用于生成第一地址信号，所述计数器对输入的信息码元进行计数；所述第一计数器信号用于对帧内比特进行计数，在0-359内循环计数，并将第一计数器信号传输给所述校验比特计算模块；所述计数器还生成第二计数器信号，用于对帧进行计数，当检测到所述第一计数器信号到357时，所述第二计数器信号的数值加1，且所述第二计数器信号在0-34内循环计数，第二计数器信号为所述地址表存储单元的第二读写地址。

8.根据权利要求6所述的一种基于FPGA的LDPC编码方法，其特征在于，所述校验比特计算模块包括三级流水控制单元和3路地址计算单元，所述三级流水控制单元将每个时钟周期接收到的第一输入码元、第一计数器信号和第一地址信号进行数据同步，并轮流输入到3路地址计算单元中；3路地址计算单元包括第一地址计算单元、第二地址计算单元和第三地址计算单元，将数据轮流输入到第一地址计算单元、第二地址计算单元和第三地址计算单元中，输出第一读写地址。