[发明专利]基于FPGA的多主对多从访问仲裁方法、系统及存储介质

说明书

本发明涉及数据传输管理技术领域，具体涉及基于FPGA的多主对多从访问仲裁方法、系统及存储介质。本发明通过接口转换模块对各主端口的读写访问数据进行标准化解析，通过仲裁模块对译码后的读写访问数据进行优先级排序仲裁处理，通过拓展独立的写地址通道、写数据通道、写响应通道、读地址通道、读数据通道和读响应通道，进行多主端口与多从端口间读写访问数据及相应响应数据的有序、稳定传输，以提供一整套高效的交互设计方法，实现多主端口访问多从端口的仲裁逻辑优化，解决片上多个主端口与FPGA内部多个从功能模块之间多主多从通信过程中的数据冲突以及稳定性问题。

技术领域

本发明涉及数据传输管理技术领域，具体涉及基于FPGA的多主对多从访问仲裁方法、系统及存储介质。

背景技术

FPGA（Field Programmable Gate Array，现场可编程门阵列）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。

目前基于FPGA的寄存器访问接口常见有USB接口、SPI接口、EMIF接口以及LocalBus接口，但平台化工程中涉及的多主访问多从功能模块时的有效仲裁逻辑并没有一种稳定的方法通用于常见的通信接口中。AXI（Advanced eXtensible Interface）是一种面向高性能、高带宽、低延迟的片内总线，它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。但FPGA内部的AXI接口技术只适用于逻辑内部，片上其他硬件的适用受到限制。

发明内容

针对现有技术存在的不足，本发明提供了基于FPGA的多主对多从访问仲裁方法、系统及存储介质，其应用时，可以有效解决片上多个主端口与FPGA内部多个从功能模块之间多主多从通信过程中的数据冲突以及稳定性问题，实现多主端口与多从端口之间访问仲裁逻辑的优化。

第一方面，本发明提供基于FPGA的多主对多从访问仲裁方法，包括：

获取各主端口的优先级编号和第一访问指令，所述第一访问指令包括第一操作类型数据、第一访问对象数据、第一地址数据和第一写入数据；

根据设定的译码逻辑对各主端口的第一访问指令进行译码，获得各第一访问指令所对应的第一操作类型数据、第一访问对象数据、第一地址数据和第一写入数据；

根据第一访问对象数据和第一操作类型数据将第一地址数据与对应的优先级编号关联后输入预置的写地址通道，将第一写入数据与对应的优先级编号关联后输入预置的写数据通道；

对写地址通道末端到达的各第一地址数据按照对应的优先级编号进行优先级排序仲裁，得到优先级最高的第一地址数据，对写数据通道末端到达的各第一写入数据按照对应的优先级编号进行优先级排序仲裁，得到优先级最高的第一写入数据；

根据优先级最高的第一地址数据选定对应的从端口，将优先级最高的第一地址数据和第一写入数据传输给对应的从端口。

在一个可能的设计中，在将优先级最高的第一地址数据和第一写入数据传输给对应的从端口后，所述方法还包括：

获取对应从端口的写响应数据和端口编号；

根据端口编号将写响应数据通过预置的写响应通道存入对应的第一状态寄存器，并将对应第一状态寄存器的地址数据反馈给对应的主端口。