[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：形成沿第一方向堆叠的叠层结构，其中，所述叠层结构中贯穿有多个沟道结构；形成沿第二方向贯穿所述叠层结构的顶部选择栅切口，其中，所述沟道结构分布于所述顶部选择栅切口的两侧，所述第二方向垂直于所述第一方向；以及在所述顶部选择栅切口内形成填充层，其中，所述填充层具有至少部分暴露的导电层。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

近年来，随着集成电路技术的快速发展，人们对集成电路中的存储器性能的要求也越来越高。3D NAND是一种新兴的存储器件，其通过垂直堆叠多层数据存储单元以解决二维或者平面闪存的限制性，可具备卓越的精度，支持在较小的空间内容纳较高的存储容量，进而有效降低成本和能耗。

在3D NAND制备工艺中，一般会形成叠层结构，并在叠层结构内形成具有存储功能的沟道阵列，沟道阵列会随叠层结构一起被之后工艺形成的栅线缝隙分割成多个部分。在常规3D NAND结构中，两栅线缝隙之间设置有9行沟道结构(简称为“9孔沟道阵列”)，这9行沟道结构对应于一个顶部选择栅极(Top Select Gate，TSG)，并被一个顶部选择栅切口分割为两部分，以在后续工艺中形成不同的核心区块，且顶部选择栅切口一般由绝缘的氧化物材料填充，可作为顶部选择栅极的阻挡沟道使用。

应当理解，该背景技术部分描述的内容仅用于帮助理解本申请公开的技术方案，而并非一定属于本申请的申请日之前的现有技术。

发明内容

本申请一方面提供了一种制备三维存储器的方法。所述方法包括：形成沿第一方向堆叠的叠层结构，其中，所述叠层结构中贯穿有多个沟道结构；形成沿第二方向贯穿所述叠层结构的顶部选择栅切口，其中，所述沟道结构分布于所述顶部选择栅切口的两侧，所述第二方向垂直于所述第一方向；以及在所述顶部选择栅切口内形成填充层，其中，所述填充层具有至少部分暴露的导电层。

在一个实施方式中，所述叠层结构具有第一表面，所述顶部选择栅切口位于所述叠层结构的靠近所述第一表面的一侧，以及形成所述填充层的步骤包括：在所述顶部选择栅切口内依次形成绝缘层、粘合层以及导电层，其中，所述导电层的靠近所述第一表面的一侧暴露。

在一个实施方式中，多个所述沟道结构排列成与所述第二方向相互平行的行，所述方法还包括：形成贯穿所述叠层结构的栅线缝隙，其中，所述栅线缝隙将所述叠层结构分割成多个叠层部分，位于所述栅线缝隙和与其相邻的所述顶部选择栅切口之间的所述沟道结构的行数与位于两两相邻的所述顶部选择栅切口之间的所述沟道结构的行数相同。

在一个实施方式中，每个所述叠层部分包括核心区和台阶区，所述沟道结构位于所述核心区，所述台阶区覆盖有台阶区介质层，其中，形成所述顶部选择栅切口的步骤包括：去除所述核心区的一部分以及去除所述台阶区介质层的一部分，形成所述顶部选择栅切口。

在一个实施方式中，所述方法还包括：去除所述填充层的位于所述核心区的一部分形成空隙，并在所述空隙内填充刻蚀停止层，其中，所述导电层的位于所述台阶区介质层的部分暴露。

在一个实施方式中，所述沟道结构具有功能层和沟道层，所述顶部选择栅切口将与其相邻的所述沟道结构的功能层贯穿并暴露沟道层的至少部分，其中，在形成所述填充层过程中，所述绝缘层覆盖所述沟道层暴露的部分。

在一个实施方式中，所述填充层包括：位于所述台阶区的第一填充层部分和位于所述核心区的第二填充层部分，所述第一填充层部分沿第三方向的最大尺寸大于所述第二填充层部分在相同方向上的最大尺寸，其中，所述第三方向与所述第一方向垂直，且与所述第二方向垂直。

在一个实施方式中，所述方法还包括：在所述沟道结构的靠近所述刻蚀停止层的一侧形成沟道接触部，其中，所述沟道接触部与所述沟道结构接触，或者，所述沟道接触部的一部分与所述沟道结构接触，另一部分与所述刻蚀停止层接触。