[发明专利]一种半导体器件及其制造方法

说明书

本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，并提升核心器件的工作性能。所述半导体器件包括：衬底、形成在衬底具有的第一元件区上的第一环栅晶体管、以及形成在衬底具有的第二元件区上的第二环栅晶体管。第一环栅晶体管具有的至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管具有的至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第二纳米线或片包括的第二材料部所含有的材料为高迁移率沟道材料。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当核心器件的器件结构为环栅晶体管时可以提高包括上述核心器件的集成电路的工作性能。

但是，难以采用现有的制造方法实现器件结构均为环栅晶体管的核心器件和输入/输出器件的集成、以及难以提升上述核心器件的工作性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题，并提升核心器件的工作性能。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：

衬底；衬底具有第一元件区和第二元件区。

形成在第一元件区上的第一环栅晶体管。第一环栅晶体管具有至少一层第一纳米线或片。至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。

以及形成在第二元件区上的第二环栅晶体管。第二环栅晶体管具有至少一层第二纳米线或片。至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。第一纳米线或片和第二纳米线或片均包括第一材料部。第二纳米线或片还包括环绕在第一材料部外周的第二材料部。第二材料部所含有的材料为高迁移率沟道材料。

与现有技术相比，本发明提供的半导体器件中，第一环栅晶体管具有的第一纳米线或片的厚度小于第二纳米线或片的厚度，从而可以使得第一纳米线或片与衬底的间距大于第二纳米线或片的间距。并且，在第一环栅晶体管具有至少两层第一纳米线或片、以及第二环栅晶体管具有至少两层第二纳米线或片的情况下，上述第一纳米线或片的厚度小于第二纳米线或片的厚度也可以使得相邻第一纳米线或片的间距大于相邻第二纳米线或片的间距。基于此，即使环绕在至少一层第一纳米线或片外周的第一栅介质层和第二栅介质层的总厚度大于环绕在至少一层第二纳米线或片外周的第三栅介质层的厚度，也不会出现因第一栅介质层和第二栅介质层的总厚度较大使得第一纳米线或片与衬底的间距、以及相邻第一纳米线或片的间距过小而导致后续第一环栅晶体管具有的栅极不能填充或只能部分填充的问题。此外，第二环栅晶体管具有的第二纳米线或片包括第一材料部、以及环绕在第一材料部外周的第二材料部。同时，第二材料部所含有的材料为高迁移率沟道材料。基于此，因高迁移率沟道材料具有优异的电子和空穴迁移率，从而可以改善第二环栅晶体管处于工作状态时第二纳米线或片的导电性能，进而可以提高第二环栅晶体管的工作性能。

由上述内容可知，当本发明提供的半导体器件应用至集成电路中，并且上述第一环栅晶体管为集成电路中的输入/输出器件、以及第二环栅晶体管为核心器件时，第一纳米线或片的厚度小于第二纳米线或片的厚度利于解决采用环栅晶体管结构的输入/输出器件与核心器件兼容性差的问题，降低了上述输入/输出器件和核心器件的集成难度。同时，第二环栅晶体管具有的第二纳米线或片含有高迁移率沟道材料可以提升核心器件的工作性能。

本发明实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一衬底。衬底具有第一元件区和第二元件区。