[发明专利]半导体存储装置

说明书

实施方式的半导体存储装置具备：积层体，具有多个导电层与多个绝缘层以1层为单位交替地积层而成的积层构造，包含在与多个导电层的积层方向交叉的第1方向上排列的存储器区域及虚设区域，虚设区域包含第1阶梯部，该第1阶梯部是在第1方向上与存储器区域为相反侧的端部将多个导电层的至少上层侧的一部分加工成阶梯状而终止；以及第1及第2板状部，在与积层方向及第1方向交叉的第2方向上离开的存储器区域内的位置，在积层体内沿积层方向及第1方向延伸，且在虚设区域内相互直接或间接地连接而终止，分别将除了虚设区域的端部的至少一部分以外的积层体在第2方向上分割。

[相关申请]

本申请享有2021年9月17日提出申请的日本专利申请号2021-152448的优先权的利益，该日本专利申请的所有内容被引用到本申请中。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

在三维非易失性存储器等半导体存储装置中，有时采用将排列着多个存储单元的存储器区域等分割为作为数据抹除单位的多个区块区域的构成。在该情况下，例如有如下方法：形成将存储器区域分断的狭缝，从而实现多个区块区域的电分离。此时，业界期望抑制狭缝宽度的扩大，以使狭缝附近的其它构成与狭缝不接触。

发明内容

实施方式提供一种能够抑制狭缝宽度的扩大的半导体存储装置。

实施方式的半导体存储装置具备：积层体，具有多个导电层与多个绝缘层以1层为单位交替地积层而成的积层构造，包含在与所述多个导电层的积层方向交叉的第1方向上排列的存储器区域及虚设区域，所述虚设区域包含第1阶梯部，该第1阶梯部是在所述第1方向上与所述存储器区域为相反侧的端部将所述多个导电层的至少上层侧的一部分加工成阶梯状而终止；多个第1支柱，在所述存储器区域中的所述积层体内沿所述积层方向延伸，且在与所述多个导电层的至少一部分的交叉部分别形成存储单元；以及第1及第2板状部，在与所述积层方向及所述第1方向交叉的第2方向上离开的所述存储器区域内的位置，在所述积层体内沿所述积层方向及所述第1方向延伸，在所述虚设区域内相互直接或间接地连接而终止，分别将除了所述虚设区域的所述端部的至少一部分以外的所述积层体在所述第2方向上分割。

附图说明

图1A及图1B是表示实施方式1的半导体存储装置的概略的构成例的图。

图2A～图2C是实施方式1的半导体存储装置的剖视图。

图3是实施方式1的半导体存储装置的XY平面中的局部剖视图。

图4A～图4C是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图5A及图5B是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图6A～图6C是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图7A～图7C是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图8A及图8B是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图9A～图9C是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图10A～图10C是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图11A～图11C是依次例示实施方式1的半导体存储装置的制造方法的顺序的一部分的图。

图12A及图12B是表示实施方式1的变化例的半导体存储装置的构成的一例的图。

图13是表示实施方式2的半导体存储装置的构成的一例的图。