[发明专利]内连线结构及其制造方法

说明书

一种内连线结构，包括第一介电层、第一导电层、导体柱、上方介电层和上方导电层。第一介电层位于元件的第一端上方。第一导电层位于第一介电层上方。导体柱连接至第一端。上方介电层位于第一导电层上方。上方导电层位于上方介电层上方。导体柱连接到上方导电层但与第一导电层断开。

【技术领域】

本发明是有关于一种半导体结构及其制造方法，特别是有关于一种内连线结构及其制造方法。

【背景技术】

当前的集成电路芯片含有许多晶体管，该多个多晶体管是借由使用了多个内连线(multiple interconnections)的单晶粒内连线系统(one-die interconnection system)来加以连接。此单晶粒内连线系统具有一个第一内连线金属层M1，用来连接金属-氧化物-半导体-场效晶体管(MOSFET)元件的栅极层(gate-level)(Gate)以及源极区和漏极区的扩散层(diffusion-level)(通常又称为扩散区)。当有需要增加第二内连线金属层M2以方便信号传输，而不单单使用会扩大晶粒尺寸的第一内连线金属层M1时，可以借由形成由某些类型的导电材料所组成的插塞Via-1，将第二内连线金属层M2连接到第一内连线金属层M1。因此，提供一个垂直结构，通过接触结构(Con)从扩散区连接到第一内连线金属层M1，即「Diffusion-Con-M1」。类似地，也可以形成另一种接触结构，如「Gate-Con-M1」将栅极连接到第一内连线金属层M1。另外，如果需要从第一内连线金属层M1借由插塞Via1形成内连线结构连接到第二内连线金属层M2，这个结构称为「M1-Via1-M2」。从栅极层连接到第二内连线金属层M2的更复杂的内连线结构可以描述为「Gate-Con-M1-Via1-M2」。此外，一个相互堆叠的内连线系统可以具有「M1-Via1-M2-Via2-M3-Via4-M4...」的结构。

到目前为止，现有技术的内连线系统仍不允许，例如，栅极不经过第一内连线金属层M1而直接连接到第二内连线金属层M2的结构。因此，一个第一内连线金属层M1和另一个第一内连线金属层M1之间必须要有间隔。但这会增加晶粒的尺寸，而且在某些情况的下，这样的布线连接方式可能会阻碍某些使用第二内连线金属层M2，直接穿越第一内连线金属层M1而形成有效通道的意图。此外，目前没有办法在插塞Via1和接触结构之间形成自对准结构(self-alignment structure)，同时又让插塞Via1和接触结构分别连接到各自的内连线系统。

因此，有需要提供一种先进的内连线结构及其制作方法，来解决已知技术所面临的问题。

【发明内容】

本说明书的一实施例是提供一种内连线结构，此内连线结构包括第一介电层、第一导电层、导体柱、上方介电层和上方导电层。第一介电层位于元件的第一端上方。第一导电层位于第一介电层上方。导体柱连接至第一端。上方介电层位于第一导电层上方。上方导电层位于上方介电层上方。导体柱连接到上方导电层但与第一导电层断开。

在本发明的一个方向中，导体柱包括第一导体柱部分和第二导体柱部分，第一导体柱部分被第一介电层包围，且第二导体柱部分被上方介电层所包围。

在本发明的另一个面向中，第一导体柱部分是以第一端的硅质区域作为基底所形成，第二导体柱部分是以第一导体柱部分作为基底所形成。

在本发明的另一个面向中，上述元件是一种晶体管，且元件的第一端是一个栅极端。其中，栅极端包括栅极介电层、位于栅极介电层上方的栅极导电层、以及位于栅极导电层上方的硅质区。

在本发明的另一个面向中，硅质区是多晶硅区或非晶硅区。

在本发明的另一个面向中，第一导体柱部是以多晶硅区或非晶硅区作为基底，借由选择性磊晶生长制程所形成；第二导体柱部是以第一导体柱部作为基底，借由选择性磊晶生长制程所形成。

在本发明的另一个面向中，上述元件是一种晶体管，且元件的第一端是一个漏极端。