[发明专利]具有改进的沟道迁移率的三维晶体管

说明书

本发明涉及具有改进的沟道迁移率的三维晶体管，提供一种包括至少第一及第二三维晶体管的半导体结构，其中，该第一晶体管与该第二晶体管彼此并联电性连接，以及其中，各晶体管包括源极和漏极，其中，该第一晶体管的源极和/或漏极分别与该第二晶体管的源极和/或漏极至少部分隔开。本发明还涉及一种用以形成这样的半导体结构的制程。

本发明是中国专利申请号为201410541490.6，发明名称为“具有改进的沟道迁移率的三维晶体管”，申请日为2014年10月14日的专利申请的分案申请。

技术领域

本发明通常涉及能够提升晶体管的电性特征的包括具有三维沟道架构的晶体管，例如鳍式场效应晶体管(FinFET)的高度复杂集成电路及其制造方法。

背景技术

制造例如CPU(中央处理单元)、储存装置、专用集成电路(application specificintegrated circuit；ASIC)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件，其中，场效应晶体管代表一种重要类型的电路元件，其基本确定集成电路的性能。一般来说，目前实施多种制程技术，其中，对于许多类型的复杂电路，包括场效应晶体管，MOS技术因在操作速度和/或功耗和/或成本效率方面的优越特性而成为目前最有前景的方法之一。在使用例如MOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个晶体管，例如N沟道晶体管和/或P沟道晶体管。场效应晶体管，无论是N沟道晶体管还是P沟道晶体管，通常包括PN结，它通过被称作源漏极区的高掺杂区与邻近该高掺杂区设置的弱掺杂或未掺杂区例如沟道区的界面形成。在场效应晶体管中，沟道的电导率，亦即导电沟道的驱动电流能力，由邻近该沟道形成并通过薄的绝缘层与该沟道隔开的栅极电极控制。在栅极电极上施加适当的控制电压从而形后导电沟道以后，沟道的电导率尤其依赖于掺杂物浓度、载流子的迁移率以及源漏极之间的距离(对于平面晶体管架构)，该距离也被称作沟道长度。

基于成熟的材料进一步考虑缩小装置尺寸，业界已提出新的晶体管配置，其中设置“三维”架构以获得想要的沟道宽度，同时保持流过沟道的电流的优越可控性。为此，业界已提出FinFET，其中，在SOI(silicon-on-insulator；绝缘体上硅)的薄的主动层或标准的硅衬底中形成由硅构成的薄片或鳍片，其中，在两侧壁上以及(如想要的话)在顶面上设置栅极介电材料及栅极电极材料，以实现沟道完全耗尽的多栅极晶体管。

在形成FinFET的一些传统方法中，以长条形的装置特征形成鳍片，接着沉积栅极电极材料，可能结合任意间隙壁，随后通过外延生长源极或漏极材料可“合并”鳍片的端部。尤其，以这种方式可并联连接数个FinFET，以增加总体的驱动电流。通常接着，为实现这样的并联连接，各FinFET使用相同的源区和/或漏区。

不过，这对于FinFET晶体管的电性性能有负面影响。在各种问题中，针对所有的FinFET具有共同的源漏极的这样一种方法，增加了源极与栅极之间以及漏极与栅极之间的寄生电容，且其限制各FinFET上可获得的应力类型及其数量。

针对上述情形，本揭露涉及半导体装置及制造技术，其中，可形成FinFET或一般而言的三维晶体管并使其彼此潜在地并联连接，同时避免或至少降低上述一个或多个问题的影响。

发明内容

下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。