[发明专利]存储单元、存储阵列及加工方法

说明书

本发明提供一种存储单元、存储阵列及加工方法，其中的存储单元包括相互间隔设置的第一二极管和第二二极管；其中，第一二极管包括n阱以及与n阱连接的第一N型掺杂区和第一P型掺杂区，第二二极管包括p阱以及与p阱连接的第二N型掺杂区和第二P型掺杂区；第一N型掺杂区与字线连接，第二P型掺杂区与RESET线连接；第一P型掺杂区以及第二N型掺杂区分别通过电阻存储器与位线连接。利用上述发明能够实现较小尺寸且具有较大驱动电流的存储阵列。

技术领域

本发明涉及存储器技术领域，更为具体地，涉及一种存储单元、存储阵列及其加工方法。

背景技术

对于阻变存储器(RRAM)或相变存储器(PCRAM)来说，1T1R(1个晶体管和1个阻变或相变存储器)的阵列架构是常用的阵列架构。与1T1R的阵列架构相比，2D1R(2个二极管和1个阻变或相比存储器)的阵列架构可以获得更高的工作电流、更低的泄流电流以及更高的阵列密度。

现有的2D1R结构存在的缺陷主要有：驱动电流需要流过一个阻值相对较高的阱电阻，会产生电压降，导致到达距离阱引出端较远的选中电阻时，电压降较大，不利于SET和RESET操作，使得驱动电流较小；此外。如果所有的二极管均采用同一类型的阱，会使得阱与阱之间的隔离性能较差，很难通过深隔离槽实现完全隔离，影响电路的整体性能。

发明内容

鉴于上述问题，本发明的目的是提供一种存储单元、存储阵列及加工方法，已解决现有的存储方式存在的隔离性较差，驱动电流受限，整体性能不佳等问题。

本发明提供的存储单元，包括相互间隔设置的第一二极管和第二二极管；其中，第一二极管包括n阱以及与n阱连接的第一N型掺杂区和第一P型掺杂区，第二二极管包括p阱以及与p阱连接的第二N型掺杂区和第二P型掺杂区；第一N型掺杂区与字线连接，第二P型掺杂区与RESET线连接；第一P型掺杂区以及第二N型掺杂区分别通过电阻存储器与位线连接。

此外，可选的技术方案是，在第一P型掺杂区上设置有第一接触孔，在第二N型掺杂区上设置有第二接触孔；第一接触孔和第二接触孔分别与第一电极连接；电阻存储器设置在第一电机与位线之间。

此外，可选的技术方案是，电阻存储器通过第二电极与位线连接；电阻存储器限位在第一电极和第二电极之间。

此外，可选的技术方案是，电阻存储器包括相变材料层和阻变材料层；并且，电子存储器的状态包括高阻态和低阻态。

此外，可选的技术方案是，在第一N型掺杂区和第一P型掺杂区之间，以及相邻的两第一P型掺杂区之间均设置有第一隔离槽；在第二N型掺杂区和第二P型掺杂区之间，以及相邻的两第二N型掺杂区之间均设置有第二隔离槽。

此外，可选的技术方案是，在n阱和p阱之间设置有第三隔离槽。

此外，可选的技术方案是，第一隔离槽和第二隔离槽的深度小于第三隔离槽的深度。

此外，可选的技术方案是，还包括设置在n阱和p阱下方的场氧化区；其中，n阱和p阱的导电类型与场氧化区的导电类型不同。

根据本发明的另一方面，提供一种存储阵列，包括m*n个如权利要求1至8任一项的存储单元；其中，m*n≥2，并且n和m均为正整数。

根据本发明的另一方面，提供一种存储阵列加工方法，包括在预设基板上通过离子注入，形成n阱和p阱；在n阱和p阱的结合处或边缘处设置第三隔离槽，第三隔离槽用于隔离n阱和p阱；在n阱和p阱上设置与第三隔离槽延伸方向相垂直的第一隔离槽和第二隔离槽，第一隔离槽用于隔离位于n阱内的第一二极管的PN结，第二隔离槽用于隔离位于p阱内的第二二极管的PN结；基于离子注入方式，在n阱和p阱内形成N+和P+的有源区域。