[发明专利]一种低回踢噪声的可综合动态电压比较器

权利要求书

1.一种低回踢噪声的可综合动态电压比较器，其特征在于，包括一个时钟延迟模块（100）、一个输入比较级电路（200）和一个输出锁存级电路（300）；其输入端口为一对正负信号端口（VINP和VINN）和一个时钟端口（CLK）；其输出端口为一对互补逻辑信号输出端口（VOUTN和VOUTP）；其中：

（1）所述时钟延迟模块，由一个延时单元组成；延时单元的端口包括一个信号输入端（IN）和一个信号输出端（OUT）；延时单元的信号输入端与时钟输入（CLK）相连，信号输出端与延时后的时钟信号（CLKD）相连；

（2）所述输入比较级电路（200），由一对输入单元（210和220）组成；输入单元的端口包括四个信号输入端（A1、A2、A3和A4）和一个信号输出端（OUT）；这对信号输入单元（210和220）的第一个信号输入端（A1）分别与正负输入（VINP和VINN）相连，第二个信号输入端（A2）与延时后的时钟信号（CLKD）相连，第四个信号输入端（A4）与输入时钟信号（CLK）相连，一输入单元的第三个信号输入端（A3）分别与另一输入单元的信号输出端相连；信号输出端（OUT）分别连接到中间再生信号（POUT和NOUT）；

（3）所述输出锁存级电路（300），由一个SR锁存器（310）组成；SR锁存器的端口包括两个信号输入端（S和R）和两个信号输出端（Q和QN）；两个信号输入端（S和R）分别与中间再生信号（POUT和NOUT）反相之后相连；两个信号输出端（Q和QN）分别连接到比较器的输出端口（VOUTP和VOUTN）。

2.如权利要求1所述的低回踢噪声的可综合动态电压比较器，其特征在于，一对输入单元（210和220）在输入时钟信号（CLK）控制下工作于两种模式：复位模式和比较模式；

复位模式时，输入时钟信号（CLK）将中间再生信号（POUT和NOUT）复位到电源电压（VDD）；

比较模式时，输入比较级电路（200）表现为正反馈功能，使中间再生信号（POUT和NOUT）相互竞争，最终分别收敛于逻辑1和逻辑0电压。

3.如权利要求1所述的低回踢噪声的可综合动态电压比较器，其特征在于，SR锁存器（310）在输入时钟信号（CLK）控制下工作于两种模式：锁存模式和更新模式；

锁存模式时，中间再生信号（POUT和NOUT）为电源电压（VDD），反相之后均为零电平（VSS），因此输出信号（VOUTN和VOUTP）保持原状态不变；

更新模式时，若S为高电平，R为低电平，则输出信号（VOUTN和VOUTP）分别为低电平和高电平，反之，若S为低电平，R为高电平，则输出信号（VOUTN和VOUTP）分别为高电平和低电平。

4.如权利要求1所述的低回踢噪声的可综合动态电压比较器，其特征在于，所述的动态电压比较器工作于两个相位：复位相位和比较相位；

复位相位时：复位时钟（CLK）为关断电平；中间再生信号（POUT和NOUT）被复位到电源电压（VDD）；输入信号（VINP和VINN）在此时被采样；输出锁存级电路（300）处于锁存模式，输出信号（VOUTP和VOUTN）保持原状态不变；

比较相位时：复位时钟（CLK）为导通电平；输入比较级电路（200）处于比较模式，中间再生信号（POUT和NOUT）开始根据输入信号（VINP和VINN）大小的不同以不同的速度进行放电，当放电快的一端放电到使另一端的PMOS管导通时，触发正反馈机制，最后由于交叉正反馈分别收敛到不同的逻辑电平0或1。

5.如权利要求1所述的低回踢噪声的可综合动态电压比较器，其特征在于，所述时钟延迟模块（100）、输入比较级电路（200）和输出锁存级电路（300）都由数字标准单元实现。