[发明专利]一种基于SIP技术的相控阵雷达信号处理系统级芯片

权利要求书

1.一种基于SIP技术的相控阵雷达信号处理系统级芯片，其特征在于，所述相控阵雷达信号处理系统级芯片包括基板、FPGA芯片、DSP芯片、第一时钟芯片、第二时钟芯片、DAC芯片、多个ADC芯片、多个DDR3 SDRAM芯片和FLASH EEPROM芯片，其中：

所述基板具有凹槽结构，且所述凹槽结构的底面为平面，所述FPGA芯片和所述DSP芯片的裸片放置于所述凹槽结构的底面上，所述第一时钟芯片、所述第二时钟芯片、所述DAC芯片、所述ADC芯片、所述DDR3SDRAM芯片和所述FLASH EEPROM芯片的裸片放置于所述基板的上表面上；

所述FLASH EEPROM芯片，用于存储程序；

所述DDR3 SDRAM芯片，用于存储所述DAC芯片发射的雷达的发射波形数据和从所述ADC芯片采集到的雷达回波数据；

所述FPGA芯片，用于在上电后，读取所述FLASH EEPROM芯片中存储的程序，之后从所述DDR3 SDRAM芯片中读取所述发射波形数据，再将所述发射波形数据发送至所述DAC芯片；

所述DAC芯片，用于将所接收的所述发射波形数据转换为发射波形信号，所述发射波形信号为模拟信号；

所述ADC芯片，用于采集雷达回波数据，并将所述雷达回波数据转换为雷达回波信号，所述雷达回波信号为数字信号；

所述FPGA芯片，还用于读取所述ADC芯片中的所述雷达回波信号，并对所述雷达回波信号进行预处理，之后将预处理后的雷达回波信号存储到所述DDR3 SDRAM芯片中进行保存；

所述DSP芯片，用于从所述DDR3 SDRAM芯片中读取预处理后的雷达回波信号，并对预处理后的雷达回波信号进行更进一步的处理；

所述DSP芯片，还用于下发指令，以控制雷达的工作模式；

所述第一时钟芯片、所述第二时钟芯片，用于提供时钟。

2.根据权利要求1所述的相控阵雷达信号处理系统级芯片，其特征在于，所述ADC芯片的数量为两片，每个所述ADC芯片为双通道芯片。

3.根据权利要求2所述的相控阵雷达信号处理系统级芯片，其特征在于，所述DDR3SDRAM芯片的数量为两片，两片所述DDR3 SDRAM芯片层叠设置，两片所述DDR3 SDRAM芯片之间设置有垫片，采用MCM技术对两片所述DDR3 SDRAM芯片进行封装，且所述DDR3 SDRAM芯片通过键合线与所述基板连接。

4.根据权利要求3所述的相控阵雷达信号处理系统级芯片，其特征在于，所述DAC芯片位于所述凹槽结构的左下方，两片所述ADC芯片位于所述凹槽结构的左上方，所述FLASHEEPROM芯片位于所述凹槽结构的右上方，两片所述DDR3 SDRAM芯片以层叠方式位于所述凹槽结构的右下方，所述第一时钟芯片、所述第二时钟芯片分别位于所述凹槽结构的中上方，所述FPGA芯片位于所述基板的凹槽结构的底面的左侧，所述DSP芯片位于所述基板的凹槽结构的底面的右侧。

5.根据权利要求1所述的相控阵雷达信号处理系统级芯片，其特征在于，所述FPGA芯片与所述基板之间设置有硅转接板，所述FPGA芯片倒装焊接于硅转接板上，所述硅转接板与所述基板之间通过焊接连接，所述FPGA芯片通过所述硅转接板上的通孔与所述基板实现连通。

6.根据权利要求1所述的相控阵雷达信号处理系统级芯片，其特征在于，所述FPGA芯片通过SPI总线为所述DAC芯片配置寄存器，通过LVDS总线向所述DAC芯片传输数据，所述FPGA芯片为每片所述ADC芯片配置寄存器，通过LVDS总线从所述ADC芯片读取数据，所述FPGA芯片与所述FLASH EEPROM芯片通过SPI总线进行通信，所述FPGA芯片与所述DDR3 SDRAM芯片双向互联，所述FPGA通过SRIO总线与所述DSP芯片进行通信。