[发明专利]一种芯片IO干扰信号的产生方法及抗干扰能力的验证方法

说明书

本发明提供了一种芯片IO干扰信号的产生方法、抗干扰能力的验证方法及电子设备，所述干扰信号的产生方法包括：利用芯片中任一GPIO管脚输出电平信号；利用第一定时器触发所述GPIO管脚输出电平信号的翻转，以输出周期性脉冲；利用第二定时器控制所述周期性脉冲的长度。

技术领域

本发明涉及MCU的FPGA原型功能验证，尤其涉及一种芯片IO干扰信号的产生方法及抗干扰能力的验证方法。

背景技术

微型控制器(MCU)IO抗干扰能力的强弱直接影响到MCU的系统功能稳定性，例如，通讯口UART，I2C，SPI等容易受到通讯IO上干扰信号影响，导致通讯数据发生错误。在传统MCU设计过程中，FPGA原型功能验证是保证MCU功能设计符合预期的重要手段，因此，在MCU的FPGA原型功能验证阶段加入对MCU IO抗干扰能力的检测，很大程度上能够提升IO抗干扰能力。

目前，产生干扰的信号的传统方式是采用功能强大的信号发生器设备、或者人工手动在相应IO上施加干扰信号。功能强大的信号发生器价格昂贵，且若要产生随机的发干扰信号，又必须经过复杂的PC端二次功能开发，会增加嵌入式软件工程师的开发负担。而采用人工手动添加干扰信号的方式，又存在干扰信号不稳定、干扰信号不可复制的诸多问题。

发明内容

本发明提供一种芯片IO干扰信号的产生方法和抗干扰能力的验证方法，以解决MCU IO抗干扰能力检测方法开发复杂和不可复制的问题。

根据本发明的第一方面，提供了一种芯片IO干扰信号的产生方法，包括：

利用芯片中任一GPIO管脚输出电平信号；

利用第一定时器触发所述GPIO管脚输出的电平信号的翻转，以输出周期性脉冲；

利用第二定时器控制所述周期性脉冲的长度，以形成IO干扰信号。

可选的，利用第一定时器触发所述GPIO管脚输出电平信号的翻转，以输出周期性脉冲，包括：

设置所述第一定时器的计时周期为第一计数时间；

利用所述第一定时器以所述第一计数时间为周期触发一次所述GPIO管脚输出电平的翻转。

可选的，通过所述第二定时器控制所述周期性脉冲的长度，包括：

设置所述第二定时器的计时周期为第二计数时间；

利用所述第二定时器控制所述第一定时器的开启和关闭，以控制所述周期性脉冲的长度。

可选的，所述第二定时器控制所述第一定时器的开启和关闭，以控制所述周期性脉冲的长度，包括：

在每次第二定时器开启后同时开启所述第一定时器；

在每次第二定时器定时结束时关闭所述第一定时器。

可选的，在每次第二定时器定时结束时关闭所述第一定时器，包括：

在每次第二定时器定时结束时触发定时中断；

在所述定时中断处理中关闭所述第一定时器。

根据本发明的第二方面，提供了一种芯片IO抗干扰能力的验证方法，包括：

将待验证通讯模块的数据传输接口连接至所述芯片中任一个GPIO管脚；

在所述通讯模块工作时，通过所述GPIO管脚向所述数据传输接口持续输出干扰信号；所述干扰信号由本发明第一方面提供的芯片IO干扰信号的产生方法产生；

验证所述通讯模块数据传输的正确性。