[发明专利]一种鳍式浮栅存储器件

说明书

本发明提供了一种鳍式浮栅存储器件，包括：衬底；隔离层，其位于衬底一侧面；鳍片，其位于隔离层远离衬底一侧面；隧穿介质层，其包覆于鳍片外周；浮栅，其包覆于隧穿介质层外周；栅氧化层，其包覆于浮栅外周；控制栅，其包覆于栅氧化层外周；其中，隧穿介质层的顶部厚度与侧壁的厚度比值为(2～3):1。本发明的鳍式浮栅存储器件，针对鳍式结构在工作过程中载流子浓度不均的问题，将隧穿介质层的顶部厚度与侧壁的厚度比值设置为(2～3):1，即本发明采用相对于顶部隧穿层更薄的侧边隧穿层，通过该结构使得鳍片(Fin)中的电子和空穴更容易通过注入和隧穿穿过介质层到达浮栅。

技术领域

本发明涉及存储器件技术领域，尤其涉及一种鳍式浮栅存储器件。

背景技术

人类的发展进程中伴随着存储器的发展，当信息需要进行保存时，就需要用到存储器。从最开始的石刻竹简和布锦存储信息到现在还处于统治地位的纸张存储信息，这个过程经历了数千年，可以说是相当的缓慢；在进入20世纪后，随着电子技术的发展，全球进入了电子时代，存储器得到了极大的发展，存储器的种类不断涌现，功能不断增强。

闪存(flash memory)的技术原型最早于1967年由贝尔实验室的施敏提出，并且在过去的30年中主导了非易失存储器市场。经过几十年的深入研究与探索，存储器技术日趋成熟，浮栅型快闪存储器在商业领域应用越发广泛，然而它同样面临着极大地限制。IC产业在过去一直按照摩尔(Moore)定律一步步发展，即每18个月集成度会提高一倍，所以制约浮栅型快闪存储器发展的第一个主要问题是尺寸持续可缩小性。存储单元尺寸不断微缩，编程、擦除操作所需的电压却不能等比例减小，器件较短的栅长，需要较薄的隧穿氧化层来控制器件，但这可能会损害器件的可靠性和闪存功能，且器件的短沟道效应显著。为了克服这些问题，各种新结构应运而生。在Chenming Hu等人的美国专利US6,413,802中公开了在SOI(Semiconductor On Insulator，绝缘体上半导体)上形成的FinFET，包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍型场效应晶体管(FinFET)由于其良好的截止性能、可扩展性以及与常规制造工艺的兼容性而被认为是最有可能替代平面体硅CMOS器件的新结构器件之一。然而SOI FinFET由于增加了基片的成本，使其总的器件成本有所增加。为了降低研发成本和提高集成电路的成品率，各大公司越来越需要有专业的模拟工具对半导体器件结构和阵列进行准确的性能评估，并在性能评估的基础上再对器件结构进行相关的参数优化和整体平衡，目前半导体工艺与器件模拟即TCAD工具已经在半导体电路制造业中发挥着越来越重要的作用。

随着CMOS器件尺寸的日益缩小，闪存在技术和市场的双重驱动下也朝着快擦写、高密度、高可靠、低电压和低功耗的方向发展。但闪存及浮栅器件在其发展过程中也面临着许多限制和挑战，当器件物理尺寸的缩小到50nm以下时，传统的浮栅型器件面临更加严峻的挑战，可靠性下降，主要集中在以下几个方面：

(1)器件尺寸减小，导致控制栅对浮栅的控制作用降低，即GCR(Gate couplingratio)降低。现有的解决方案是用控制栅包围住浮栅，如双栅、环栅器件等，但是当尺寸缩小到30nm以下时，这样的方式就会很难实现。GCR降低导致对单元操作时需要更高的操作电压，从而加剧了氧化层退化，可靠性降低。

(2)浮栅型存储器的隧穿氧化层无法进一步缩小厚度。在氧化层小于6nm时，超薄氧化层中的直接隧穿效应和应力导致漏电(SILC)会极大地影响器件的性能，因而隧穿氧化层的厚度无法减小到8nm以下；面对漏电和工艺方面的限制，ONO(Oxide-Nitride-Oxide)介质层的厚度最小能做到14nm左右，因此器件纵向尺寸缩小问题困难重重。