[发明专利]半导体器件、制作方法及存储器系统

说明书

本公开提供了一种半导体器件、制作方法及存储器系统。所述半导体器件包括：第一半导体结构，所述第一半导体结构包括半导体层、位于所述半导体层上的堆叠结构、贯穿所述堆叠结构且与所述半导体层电接触的沟道结构以及贯穿所述堆叠结构且延伸进入所述半导体层的栅线隔离结构；所述堆叠结构包括沿第一方向交替排布的沟道区和隔离区，所述沟道结构位于所述沟道区内，所述栅线隔离结构位于所述隔离区内；位于所述隔离区上且与所述半导体层远离所述堆叠结构的一面接触的源极触点，所述源极触点在所述半导体层上的正投影沿所述第一方向延伸的边缘与所述栅线隔离结构在所述半导体层上的正投影沿所述第一方向延伸的边缘不重叠。

技术领域

本公开实施例涉及半导体制造领域，特别涉及一种半导体器件、制作方法及存储器系统。

背景技术

随着半导体技术的不断发展，目前存储器制造技术已经逐步从简单的平面结构过渡到较为复杂的三维结构，通过将存储器单元三维地布置在衬底之上来提高集成密度。这种三维存储器件的技术研发是国际研发的主流之一。

然而在三维存储器件的制造过程中，通常通过在沟道结构上形成背面源极触点，以将沟道结构电引出，然而在形成背面源极触点时存在破坏沟道结构的风险。

发明内容

有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种半导体器件、制作方法及存储器系统。

为达到上述目的，本公开实施例的技术方案是这样实现的：

本公开实施例的第一方面提供了一种半导体器件，所述半导体器件包括：

第一半导体结构，所述第一半导体结构包括半导体层、位于所述半导体层上的堆叠结构、贯穿所述堆叠结构且与所述半导体层电接触的沟道结构以及贯穿所述堆叠结构且延伸进入所述半导体层的栅线隔离结构；

所述堆叠结构包括沿第一方向交替排布的沟道区和隔离区，所述沟道结构位于所述沟道区内，所述栅线隔离结构位于所述隔离区内；

位于所述隔离区上且与所述半导体层远离所述堆叠结构的一面接触的源极触点，所述源极触点在所述半导体层上的正投影沿所述第一方向延伸的边缘与所述栅线隔离结构在所述半导体层上的正投影沿所述第一方向延伸的边缘不重叠。

根据本公开的一种实施方式，所述源极触点和所述栅线隔离结构沿垂直于所述第一方向的第二方向延伸。

根据本公开的一种实施方式，所述源极触点的所述正投影沿所述第二方向延伸的边缘与所述栅线隔离结构的所述正投影沿所述第一方向延伸的边缘部分重叠。

根据本公开的一种实施方式，所述源极触点在所述第二方向上的长度小于所述栅线隔离结构在所述第二方向上的长度。

根据本公开的一种实施方式，所述源极触点的所述正投影在所述栅线隔离结构的所述正投影的内部。

根据本公开的一种实施方式，所述栅线隔离结构的所述正投影在所述源极触点的所述正投影的内部。

根据本公开的一种实施方式，所述堆叠结构包括沿所述第二方向排布的台阶区和核心区；所述半导体层包括位于所述台阶区上的第一半导体层和位于所述核心区上的第二半导体层，所述第一半导体层的厚度小于所述第二半导体层的厚度。

根据本公开的一种实施方式，所述半导体器件还包括：与所述第一半导体结构电连接的第二半导体结构；所述第二半导体结构包括衬底和位于所述衬底上的外围电路。

本公开的第二方面提供了一种半导体器件的制作方法，所述方法包括：

形成第一半导体结构，所述第一半导体结构包括半导体层、形成在所述半导体层上的堆叠结构、贯穿所述堆叠结构且与所述半导体层电接触的沟道结构以及贯穿所述堆叠结构且延伸进入所述半导体层的栅线隔离结构；