[发明专利]一种芯片高速接口数据对齐的Layout实现方法

权利要求书

1.一种芯片高速接口数据对齐的Layout实现方法，其特征在于包括：

获得该芯片与高速接口相关的网表；

根据网表，提取高速接口相关的时序器件；

手工放置相关时序器件后Fix物理位置；

生成高速接口相关的时钟树；

对时钟树时钟路径进行分析，在时钟路径插入时钟补偿模块，调整相关时钟树；

对高速接口数据路径进行分析，在数据路径插入对齐调整模块，实现高速接口数据对齐。

2.根据权利要求1所述的一种芯片高速接口数据对齐的Layout实现方法，其特征在于：与高速接口相关的网表至少包括时钟源信息、时钟域信息、时序器件信息及负载的连接关系。

3.根据权利要求2所述的一种芯片高速接口数据对齐的Layout实现方法，其特征在于，手工放置相关时序器件的实现方式如下：

将时序器件按照对应的接口进行分组，并根据ASIC芯片接口定义的位置来确定各组时序器件的物理版图位置，保证各组之间时序器件版图位置的距离差异最小。

4.根据权利要求1所述的一种芯片高速接口数据对齐的Layout实现方法，其特征在于，生成高速接口相关的时钟树，时钟树包括时钟源和反相器，时钟树不同级的各叶子节点使用不同驱动能力的反相器，时钟树分布采用时钟拓扑网络结构，保证多个树之间的良好平衡。

5.根据权利要求1所述的一种芯片高速接口数据对齐的Layout实现方法，其特征在于，根据时钟树时钟路径分析，在时钟路径插入时钟补偿模块，调整相关时钟树的实现方式如下：

获取各高速接口IO信号在时序路径的各个器件中的延迟信息；

第i个高速接口对应的时序路径中各个器件的延迟时间相加，得到该高速接口对应的总延迟时间T_clk-i；0≤iN；

N个高速接口共得到N个总延迟时间，N个总延迟时间取平均值得到T_clk-typ；

计算每个高速接口对应的总延迟时间与T_clk-typ的差值，根据所述差值在每个高速接口对应的时序路径的时序器件之前增加时钟补偿模块T_{clk_aj}，所述时钟补偿模块T_{clk_aj}对时序路径增加或减小延迟值，使每个高速接口对应的所有时序路径延迟时间一致，时钟同步到达。

6.根据权利要求5所述的一种芯片高速接口数据对齐的Layout实现方法，其特征在于，增加时钟补偿模块T_{clk_aj}使每个高速接口对应的时序路径延迟时间一致时，还要对每个高速接口从时钟源点到终点的完整时序路径进行分析，保证采样时刻建立时间T_setup和保持时间T_hold均充裕。

7.根据权利要求6所述的一种芯片高速接口数据对齐的Layout实现方法，其特征在于，当时序路径建立时间T_setup满足如下公式时：

T_launch+T_ck2q+T_dpT_capture+T_cycle-T_setup

时序路径建立时间T_setup充裕；

T_launch为发射时钟，指从时钟源点到达始发触发器时钟端口的时间；T_ck2q指从时钟端口到输出端的时间；T_dp指组合逻辑传播延时的时间；T_capture为捕获时钟，指从时钟源点到达终止点触发器时钟端口的时间；T_cycle指一个完整的时钟周期；T_setup为时序路径建立时间，指在时钟捕获信号有效沿到来前，数据信号必须提前达到稳定状态的时间。