[发明专利]一种芯片高速接口数据对齐的Layout实现方法

说明书

本发明公开了一种芯片高速接口数据对齐的Layout实现方法，对ASIC芯片多通道输出数据实现对齐，该方法通过获取高速接口相关网表中的时序器件，在物理布局前Fix相关时序器件，生成高速接口相关的时钟树，经时序路径分析后加入时钟补偿模块实现同步时钟树，以数据对齐调整模块对数据路径进行调整，用以实现芯片在高速多通道下接口输出数据对齐，对片外信号进行零偏差传输。采用本方法可减少高速接口数据的输出偏差，从而提高芯片的性能及稳定性。该方法可与通用设计EDA工具相结合，嵌入业界标准Layout版图设计流程。

技术领域

本发明涉及一种芯片高速接口数据对齐的Layout实现方法，属于集成电路设计领域。

背景技术

随着集成电路技术的快速发展和系统应用需求的增多，芯片之间的数据传输信号要求也在提高，为充分利用频率资源，保障芯片接口间在高速传输时可靠正确的采样数据，集成电路设计需要考虑高速信号在板级系统不同电路间的传输问题，在芯片设计实现过程中，需要考虑接口数据对齐的Layout(后端版图)实现方法。

在集成电路技术领域中，专用集成电路ASIC是指为特定需求而设计的集成电路，传统的实现流程，虽然可以完成Layout版图设计，但对应用环境特殊的ASIC芯片，很难满足高速接口数据对齐，导致用户的高性能要求及相关指标参数不满足要求。

发明内容

本发明解决的技术问题是：克服现有技术的不足，提供一种芯片高速接口数据对齐的Layout实现方法，可以最大限度的有效对齐接口数据，降低无关信号线的干扰，提高ASIC芯片整体的可靠性和抗干扰能力。

本发明的技术解决方案是：

一种芯片高速接口数据对齐的Layout实现方法，包括：

获得该芯片与高速接口相关的网表；

根据网表，提取高速接口相关的时序器件；

手工放置相关时序器件后Fix物理位置；

生成高速接口相关的时钟树；

对时钟树时钟路径进行分析，在时钟路径插入时钟补偿模块，调整相关时钟树；

对高速接口数据路径进行分析，在数据路径插入对齐调整模块，实现高速接口数据对齐。

优选的，与高速接口相关的网表至少包括时钟源信息、时钟域信息、时序器件信息及负载的连接关系。

优选的，手工放置相关时序器件的实现方式如下：

将时序器件按照对应的接口进行分组，并根据ASIC芯片接口定义的位置来确定各组时序器件的物理版图位置，保证各组之间时序器件版图位置的距离差异最小。

优选的，生成高速接口相关的时钟树，时钟树包括时钟源和反相器，时钟树不同级的各叶子节点使用不同驱动能力的反相器，时钟树分布采用时钟拓扑网络结构，保证多个树之间的良好平衡。

优选的，根据时钟树时钟路径分析，在时钟路径插入时钟补偿模块，调整相关时钟树的实现方式如下：

获取各高速接口IO信号在时序路径的各个器件中的延迟信息；

第i个高速接口对应的时序路径中各个器件的延迟时间相加，得到该高速接口对应的总延迟时间T_clk-i；0≤iN；

N个高速接口共得到N个总延迟时间，N个总延迟时间取平均值得到T_clk-typ；