[发明专利]用于散列指令的装置、方法和系统在审
| 申请号： | 202210347963.3 | 申请日： | 2020-03-03 |
| 公开（公告）号： | CN114546490A | 公开（公告）日： | 2022-05-27 |
| 发明（设计）人： | R·舍米;Z·司珀勃;W·费格哈利;V·戈帕尔;A·格雷德斯廷;S·卢巴诺维奇;S·格尔雷;I·艾尔布瑞克特;J·多维科;J·亚勒露兹;I·安奈蒂 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F9/302 | 分类号： | G06F9/302;G06F9/38;G06F15/78;G06F15/80 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 李炜;黄嵩泉 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 用于 指令 装置 方法 系统 | ||
1.一种处理器，包括：
解码电路，用于对第一指令解码，所述第一指令包括用于指定第一向量寄存器和第二向量寄存器的多个字段，所述第一向量寄存器用于存储第一64位数据元素、第二64位数据元素、第三64位数据元素和第四64位数据元素，所述第二向量寄存器用于存储第五64位数据元素和第六64位数据元素；以及
执行电路，与所述解码电路耦合，所述执行电路用于执行与所述第一指令对应的操作，包括：
生成结果，所述结果用于包括：
第一64位结果元素，所述第一64位结果元素等于所述第一64位数据元素与等于以下运算的值相加：循环右移十九位的所述第五64位数据元素与循环右移六十一位的所述第五64位数据元素进行异或XOR、与右移六位的所述第五64位数据元素进行XOR；
第二64位结果元素，所述第二64位结果元素等于所述第二64位数据元素与等于以下运算的值相加：循环右移十九位的所述第六64位数据元素与循环右移六十一位的所述第六64位数据元素进行XOR、与右移六位的所述第六64位数据元素进行XOR；
第三64位结果元素，所述第三64位结果元素等于所述第三64位数据元素与等于以下运算的值相加：循环右移十九位的所述第一64位结果元素与循环右移六十一位的所述第一64位结果元素进行XOR、与右移六位的所述第一64位结果元素进行XOR；
第四64位结果元素，所述第四64位结果元素等于所述第四64位数据元素与等于以下运算的值相加：循环右移十九位的所述第二64位结果元素与循环右移六十一位的所述第二64位结果元素进行XOR、与右移六位的所述第二64位结果元素进行XOR；以及
将所述结果存储在所述第一向量寄存器中。
2.如权利要求1所述的处理器，其中，所述第五64位数据元素和所述第六64位数据元素是根据SHA512散列标准的消息元素。
3.如权利要求1所述的处理器，其中，所述第一指令是用于生成四个SHA512消息的两条指令中的一条指令。
4.如权利要求1所述的处理器，其中，所述第一64位数据元素用于被存储在所述第一向量寄存器的位[63:0]中，所述第二64位数据元素用于被存储在所述第一向量寄存器的位[127:64]中，所述第三64位数据元素用于被存储在所述第一向量寄存器的位[191:128]中，并且所述第四64位数据元素用于被存储在所述第一向量寄存器的位[255:192]中。
5.如权利要求1所述的处理器，其中，所述执行电路用于将所述第一64位结果元素存储在所述第一向量寄存器的位[63:0]中，将所述第二64位结果元素存储在所述第一向量寄存器的位[127:64]中，将所述第三64位结果元素存储在所述第一向量寄存器的位[191:128]中，并且将所述第四64位结果元素存储在所述第一向量寄存器的位[255:192]中。
6.如权利要求1所述的处理器，其中，所述第一向量寄存器是256位向量寄存器。
7.如权利要求1所述的处理器，其中，所述第一向量寄存器是YMM寄存器。
8.如权利要求1所述的处理器，其中，所述处理器是复杂指令集计算CISC处理器。
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