[发明专利]用于散列指令的装置、方法和系统

说明书

本申请公开了用于散列指令的装置、方法和系统。一种处理器包括解码电路和执行电路。解码电路用于对指令解码，该指令包括用于根据SM3散列标准的轮的32位的状态元素A、B、C、D、E、F、G和H的至少一个第一字段以及标识输入消息的至少一个第二字段。执行电路用于执行经解码的指令，以：分别将状态元素C、D、G、H循环左移9位、9位、19位、19位；对输入消息、状态元素A、B、经循环移位的状态元素C、D、状态元素E、F、经循环移位的状态元素G、H执行根据SM3散列标准的两轮以生成经更新的状态元素A、B、E、F；以及将经更新的状态元素A、B、E、F存储到由指令指定的位置中。

本申请申请日为2020年3月3日、申请号为202010139487.7，题为“用于散列指令的装置、方法和系统”的发明专利申请的分案申请。

技术领域

本公开总体上关于电子学，更具体地，本公开的实施例关于用于散列操作的处理器电路。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码电路解码宏指令所产生的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，并且其中：

图1图示出根据本公开的实施例的耦合至存储器的硬件处理器。

图2图示根据本公开的实施例的硬件处理器，其耦合至包括一条或多条散列指令的存储。

图3图示根据本公开的实施例的SM3散列标准的压缩函数。

图4A图示根据本公开的实施例的用于根据SM3散列标准来执行散列的伪代码段。

图4B图示根据本公开的实施例的用于根据SM3散列标准来执行散列的另一伪代码段。

图5图示根据本公开的实施例的根据SM3散列标准来处理散列指令的方法。

图6图示根据本公开的实施例的电路，该电路包括具有循环移位电路和SM3散列轮电路的执行电路。

图7图示根据本公开的实施例的根据SM3散列标准来处理预循环移位指令的方法。

图8图示根据本公开的实施例的电路，该电路包括具有循环移位电路的执行电路。

图9图示根据本公开的实施例的根据SM3散列标准来处理后循环移位指令的方法。

图10图示根据本公开的实施例的电路，该电路包括具有循环移位电路的执行电路。

图11图示根据本公开的实施例的根据SM3散列标准来处理中间消息指令的方法。

图12图示根据本公开的实施例的电路，该电路包括具有中间SM3消息计算电路的执行电路。

图13图示根据本公开的实施例的中间SM3消息计算电路。

图14图示根据本公开的实施例的根据SM3散列标准来处理最终消息指令的方法。

图15图示根据本公开的实施例的电路，该电路包括具有最终SM3消息计算电路的执行电路。

图16图示根据本公开的实施例的最终SM3消息计算电路。

图17图示根据本公开的实施例的SHA512散列电路。

图18图示根据本公开的实施例的根据SHA512散列标准来处理散列指令的方法。