[发明专利]一种软件定义模数混合SoC芯片架构

权利要求书

1.一种软件定义模数混合SoC芯片架构，其特征在于：包括高速模拟信号模数转换的ADC核；

高速数字信号数模转换的DAC核；

可编程的软件定义运算模块，用于执行算法运算并且可编程；

定时解析与同步模块，用于把定时信号解析出来；

数据打包与解包模块，用于把下行算法运算结果进行数据打包以及把从芯片外部接收的上行算法运算源数据进行解包；

可编程的eFPGA核，用于协助软件定义运算模块、数据打包与解包模块和定时解析与同步模块完成相关控制和计算；

高速串并转换器SerDes，用于收发高速数据；

调试SRAM，用于配合内部算法功能测试、ADC核测试和DAC核测试；

AHB总线，用于把各模块的AHB总线接口连接起来并进行统一编制；

MCU，用于对AHB总线地址空间进行读、写访问；

程序SRAM，用于存储MCU程序和软件定义运算模块配置文件；

EMIF控制器，用于EMIF接口与AHB总线接口相互转换；

UART控制器，用于UART接口与AHB总线接口相互转换；

PLL锁相环，用于对外部输入低频时钟进行倍频；

时钟控制模块，用于接收PLL锁相环输出的单端时钟与外部输入的差分时钟并进行分频；

以及SPI片选模块，用于ADC模块和DAC模块内部寄存器读、写访问；

ADC核用于对输入模拟信号进行模数转换，ADC核的模拟输入端连接芯片模拟信号输入引脚，用于接收外部输入的模拟信号；高速数字输出端与软件定义运算模块的下行数据输入端相连，用于传输ADC核的模数转换结果；通过SPI从接口与SPI片选模块的一个SPI主接口相连，用于ADC核内部寄存器的读、写访问；

DAC核用于对上行算法运算结果进行数模转换，DAC核的高速数字输入端与软件定义运算模块上行数据输出端相连；模拟输出端与芯片的模拟输出引脚相连，用于发送数模转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于DAC核内部寄存器的读、写访问；

软件定义运算模块的下行数据输入端与ADC核高速数字输出端相连，用于接收模数转换结果；软件定义运算模块的上行数据输出端与DAC核高速数字输入端相连，用于发送上行算法运算后的结果；软件定义运算模块通过自定义的并行数据接口与eFPGA核的自定义并行数据接口相连，用于接收上、下行算法运算参数；软件定义运算模块通过GPIO接口与定时解析与同步模块的定时信号输出端相连，用于接收定时信号；软件定义运算模块通过下行数据输出端与数据打包与解析模块的下行数据输入端相连，用于传输下行算法运算结果；软件定义运算模块通过上行数据输入端与数据打包与解析模块的上行数据输出端相连，用于接收上行源数据；软件定义运算模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；

定时解析与同步模块的输入端与高速串并转换器SerDes的并行数据输出端相连，用于接收定时信号数据包；定时解析与同步模块的定时信号输出端与eFPGA核定时信号输入端、软件定义运算模块定时信号输入端、数据打包与解析模块定时信号输入端相连，用于发送解析后的定时信号，使上述三个模块保持同步工作；通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；

数据打包与解析模块的下行数据输入端与软件定义运算模块下行数据输出端相连，用于接收下行算法运算结果；数据打包与解析模块的上行数据输出端与软件定义运算模块上行数据输入端相连，用于发送解析后的上行算法运算源数据；数据打包与解析模块的自定义并行数据接口与eFPGA核自定义并行数据接口相连，接收用于下行数据的包头数据；数据打包与解析模块的定时信号输入端与定时解析与同步模块定时信号输出端相连，用于接收定时信号；数据打包与解析模块的下行数据输出端与高速串并转换器SerDes并行数据输入端相连，用于发送打包后的下行算法运算结果数据；数据打包与解析模块的上行数据输入端与高速串并转换器SerDes并行数据输出端相连，用于接收上行算法运算源数据；数据打包与解析模块通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；

eFPGA核的定时信号输入端连接定时解析与同步模块的定时信号输出端，用于接收定时信号；eFPGA核的并行参数数据输入端与高速串并转换器SerDes的并行参数数据输出端相连，接收参数数据包；eFPGA核通过自定义并行数据接口连接数据打包与解析模块的自定义并行数据接口，用于发送下行数据的包头数据；eFPGA核通过自定义并行数据接口与软件定义运算模块的自定义并行数据接口相连，用于发送上、下行算法运算参数；eFPGA核通过SPI主接口与芯片外部FLASH存储器SPI从接口相连，用于读取FLASH存储的eFPGA配置文件；eFPGA核通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；高速串并转换器SerDes的并行数据输出端连接定时解析与同步模块的输入端，用于发送定时信号数据包；高速串并转换器SerDes的并行参数数据输出端与eFPGA核的并行参数数据输入端相连，用于发送参数数据包；高速串并转换器SerDes的并行数据输出端连接数据打包与解析模块的上行数据输入端，用于发送上行算法运算源数据；高速串并转换器SerDes的并行数据输入端连接数据打包与解析膜下行数据输出端，用于接收打包后的下行算法运算结果；高速串并转换器SerDes的高速差分收、发端与芯片高速差分收、发接口相连，用于收、发高速串行数据；高速串并转换器SerDes的通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；

调试SRAM的数据输入端与ADC核的高速数字输出端相连，用于在功能调试时接收并存储模数转换结果；调试SRAM的数据输出端与DAC核的高速数据输入端相连，用于在功能调试时存储并向DAC核提供数模转换源数据；调试SRAM的数据输出端与软件定义运算模块下行数据输入端相连，用于在下行功能调试时为软件定义运算模块提供下行算法运算源数据；调试SRAM的数据输入端与软件定义运算模块的下行数据输出端相连，用于在下行功能调试时接收并存储下行算法运算结果；调试SRAM的数据输出端与软件定义运算模块的上行数据输入端口相连，用于在上行功能调试时为软件定义运算模块提供上行算法运算源数据；调试SRAM的数据输入端口与软件定义运算模块的上行数据输出端相连，用于在上行功能调试时接收并存储上行算法运算结果；调试SRAM通过AHB总线接口与AHB总线相连，用于被MCU核和UART控制器访问内部AHB统一编制的寄存器空间；

PLL锁相环的输出端与时钟控制模块单端输入端相连，用于发送PLL锁相环倍频后的时钟；PLL锁相环的输入端通过芯片单端时钟引脚与外部的低频晶振单端时钟输出引脚相连，用于接收芯片工作的低频时钟源；

时钟控制模块的单端输入端与PLL锁相环输出端相连，用于接收PLL锁相环倍频后的时钟控制模块的输出端与芯片内部各模块时钟输入端相连，用于提供工作时钟；时钟控制模块通过AHB总线接口与AHB总线连接，用于被MCU核和UART控制器通过AHB总线读、写访问内部统一编制的寄存器空间；时钟控制模块的差分输入端通过芯片差分时钟引脚与外部的高频晶振差分时钟输出引脚相连，用于接收芯片工作的高频时钟源。