[发明专利]一种软件定义模数混合SoC芯片架构

说明书

本发明公开了一种软件定义模数混合SoC芯片架构，包括高速模拟信号模数转换的ADC核、高速数字信号数模转换的DAC核、可编程的软件定义运算模块、定时解析与同步模块、数据打包与解包模块、可编程的eFPGA核、高速串并转换器SerDes、调试SRAM、AHB总线、MCU、程序SRAM、EMIF控制器、UART控制器、PLL锁相环、时钟控制模块以及SPI片选模块。优点,本发明软件定义模数混合SoC芯片架构，采用“ADC/DAC核”+“软件定义运算模块”+“eFPGA核”的异构融合架构，把通常在系统中独立存在的模拟ADC芯片、模拟DAC芯片、数字信号处理芯片和数字控制FPGA芯片集成到一个芯片当中，减少了系统整体功耗与面积。

技术领域

本发明涉及模数混合芯片设计的技术领域，具体为一种软件定义模数混合SoC芯片架构。

背景技术

目前，国内数字阵列控制与处理多是通过分立ADC/DAC芯片与FPGA器件来实现的，但随着设备对电磁阵列信号处理要求的提高，分立器件实现方式在成本、功耗、小型化等方面的矛盾日益突出。为了满足电磁阵列信号处理面临的大带宽、高性能、高集成度、快速响应、灵活采样等需求，单片集成ADC/DAC核和阵列处理逻辑已成为阵列控制与处理芯片新的发展趋势。

为此，有必要应用大规模模数混合隔离技术，研制一种软件定义模数混合SoC芯片架构，以实现ADC/DAC模拟电路与数字阵列控制处理逻辑的单片集成设计。

发明内容

本发明提出一种软件定义模数混合SoC芯片架构，采取的技术方案如下：

一种软件定义模数混合SoC芯片架构，包括高速模拟信号模数转换的ADC核，

高速数字信号数模转换的DAC核，

可编程的软件定义运算模块，用于执行算法运算并且可编程；

定时解析与同步模块，用于把定时信号解析出来；

数据打包与解包模块，用于把下行算法运算结果进行数据打包以及把从芯片外部接收的上行算法运算源数据进行解包；

可编程的eFPGA核，用于协助软件定义运算模块、数据打包与解包模块和定时解析与同步模块完成相关控制和计算；

高速串并转换器SerDes，用于收发高速数据；

调试SRAM，用于配合内部算法功能测试、ADC核测试和DAC核测试；

AHB总线，用于把各模块的AHB总线接口连接起来并进行统一编制；

MCU，用于对AHB总线地址空间进行读、写访问；

程序SRAM，用于存储MCU程序和软件定义运算模块配置文件；

EMIF控制器，用于EMIF接口与AHB总线接口相互转换；

UART控制器，用于UART接口与AHB总线接口相互转换；

PLL锁相环，用于对外部输入低频时钟进行倍频；

时钟控制模块，用于接收PLL锁相环输出的单端时钟与外部输入的差分时钟并进行分频；

以及SPI片选模块，用于ADC模块和DAC模块内部寄存器读、写访问；

ADC核用于对输入模拟信号进行模数转换，ADC核的模拟输入端连接芯片模拟信号输入引脚，用于接收外部输入的模拟信号；高速数字输出端与软件定义运算模块的下行数据输入端相连，用于传输ADC核的模数转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于ADC核内部寄存器的读、写访问；

DAC核用于对上行算法运算结果进行数模转换，DAC核的高速数字输入端与软件定义运算模块上行数据输出端相连；模拟输出端与芯片的模拟输出引脚相连，用于发送数模转换结果；通过SPI从接口与SPI片选模块一个SPI主接口相连，用于DAC核内部寄存器的读、写访问；