[发明专利]一种基于5G的LDPC译码延时优化方法

说明书

本发明提供一种基于5G的LDPC译码延时优化方法，包括：S1，ARM预先通过MAC调度信息完成每个时隙slot的PUSCH链路处理模块所需参数的计算，并下发给上行基带处理单元；S2，上行基带处理单元接收IQ频域数据，并对IQ频域数据进行处理，输出若干个CB码块；S3，确定是否对CB码块进行LDPC译码延时优化；S4，对CB码块的码字校验位进行裁剪打孔；S5，对CB码块起始的2Z_c个LLR软值填充“0x00”；S6，对CB码块进行并行LDPC译码；S7，读出并行LDPC译码后的CB码块并合路；S8，对合路后的CB码块进行CRC校验，并在CRC校验通过后合成一个TB传输块，然后将TB传输块送往5G NR协议MAC层。本发明能够提高LDPC译码性能、降低LDPC译码时延、提高系统峰值数据速率。

技术领域

本发明涉及无线通信技术领域，具体而言，涉及一种基于5G的LDPC译码延时优化方法。

背景技术

随着移动通信技术的快速发展，爆炸性的移动数据流量增长、海量的设备链接以及不断涌现的新业务需求和应用场景，5G系统正迎来蓬勃发展时期。

5G NR物理层的设计是整个5G系统设计中最核心的部分，相对于LTE，ITU和3GPP对5G提出了更高更全面的关键性能指标要求。其中最具挑战的峰值速率、用户体验速率、时延等关键技术指标，需要通过物理层的设计来达成。

OFDM+MIMO技术作为物理层设计的基础，采用灵活的帧结构和双工机制，同时相对于LTE，在信道编码编码领域，5G NR采用了数据信道LDPC编码、控制信道Polar编码的组合新技术。LDPC码相对于Turbo码具有更低的编码复杂度和更低的译码时延，从而可以更好地支持大数据量的信号传输。

为了支持eMBB等应用场景，5G NR物理层关键技术中除了采用新型的信道编码技术外，更大的载波带宽以及更丰富的调制方式，将为实现5G系统的关键技术指标提供有力支撑。

在5G NR系统中，数据信道采用准循环LDPC(Quasi-Cyclic LDPC，QC-LDPC)码进行信道编解码。对于基站而言，上行PUSCH链路的LDPC译码性能直接决定了系统的吞吐率和误码率。

在5G NR中，LDPC编解码器需要支持灵活的码率和灵活的码长，通过基础矩阵和移位因子，从而支持信息块大小的灵活变化。由于5G NR需要支持多种码率，并对码长的灵活性有较高要求，LDPC码在实现复杂度上会优于其他的编码方案。

虽然LDPC码相对于Turbo码具有可高度并行化译码的优势，但同时也会遇到硬件资源开销和低时延处理问题。同时，随着NR支持不同的应用场景，其灵活性使得LDPC码的实现复杂度也随之增加。

5G物理层基带处理单元作为核心部件，其性能直接关系到整个5G系统的性能。以X86、ARM、FPGA和ASIC为主要实现架构的基站设计方案，在研发成本、产业生态和性能上，各有优劣。以CPU或ARM为主的多核堆叠技术架构的基站产品，可快速打入市场，研发成本较低。以FPGA/ASIC芯片技术架构的基站产品，研发周期长，成本较高，但性能好，生命周期长。

为适应新型的LDPC信道编解码技术，支持基站灵活的上下行时隙配比，需进一步优化LDPC译码处理，提高LDPC译码性能，降低物理层处理时延，提高系统峰值数据速率。

在基于OFDM技术的5G基站物理层接收机实现时，多天线MIMO和多用户接入，将导致接收机的设计实现复杂度急剧上升。同时为支持灵活的上下行时隙配比，在上行业务量峰值速率要求较高的场合，信道编解码是基带的核心部件，将消耗大量硬件资源，对于可编程逻辑电路实现带来挑战。以FPGA/ASIC为代表的硬件实现方案，是业界设计5G基站的必要选择。为了支持多用户多小区业务场景，PUSCH链路LDPC译码的高吞吐率低延时成为技术方案瓶颈。