[发明专利]一种基于GaN双异质结的单片集成芯片

权利要求书

1.一种基于GaN双异质结的单片集成芯片，包含增强型的p-MOS和n-MOS、耗尽型n-MOS、具有极化结的增强型功率HEMT和功率SBD、电阻、pn结电容，其中增强型p-MOS和n-MOS构成CMOS反相器；

GaN双异质结外延片包括沿垂直方向自下而上依次层叠设置的衬底层(1)、GaN缓冲层(2)、GaN沟道层(3)、势垒层(4)、顶部GaN层(5)；所述势垒层(4)和GaN沟道层(3)形成异质结，异质结界面产生二维电子气(2DEG)；所述顶部GaN层(5)和势垒层(4)形成异质结，异质结界面产生二维空穴气(2DHG)；

所述增强型p-MOS制作在顶部GaN层(5)层的一端，其中部有凹槽，且上表面覆盖绝缘栅介质(10)；所述增强型p-MOS表面沿横向方向上依次分布增强型p-MOS第一导电材料、增强型p-MOS第二导电材料和增强型p-MOS第三导电材料，且三者彼此有间距；所述增强型p-MOS第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入顶部GaN层(5)中，且和顶部GaN层(5)的接触为欧姆接触，其引出端为源电极；所述增强型p-MOS第二导电材料覆盖在顶部GaN层(5)凹槽处，与绝缘栅介质(10)构成MIS栅结构，其引出端为栅电极；所述增强型p-MOS第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入顶部GaN层(5)中，且和顶部GaN层(5)的接触为欧姆接触，其引出端为漏电极；

所述增强型n-MOS制作在势垒层(4)上并与增强型p-MOS相邻，增强型n-MOS对应位置势垒层(4)之上的顶部GaN层(5)被刻蚀掉；所述增强型n-MOS中部有凹槽，且上表面覆盖绝缘栅介质(10)；所述增强型n-MOS表面沿横向方向上依次分布增强型n-MOS第一导电材料、增强型n-MOS第二导电材料和增强型n-MOS第三导电材料，且三者彼此有间距；所述增强型n-MOS第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为漏电极；所述增强型n-MOS第二导电材料覆盖在势垒层(4)凹槽处，与绝缘栅介质(10)构成MIS栅结构，其引出端为栅电极；所述增强型n-MOS第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为源电极；

所述耗尽型n-MOS制作在势垒层(4)上并与增强型n-MOS相邻，耗尽型n-MOS对应位置势垒层(4)之上的顶部GaN层(5)被刻蚀掉，且势垒层(4)上表面覆盖绝缘栅介质(10)；所述耗尽型n-MOS表面沿横向方向上依次分布耗尽型n-MOS第一导电材料、耗尽型n-MOS第二导电材料和耗尽型n-MOS第三导电材料，且三者彼此有间距；所述耗尽型n-MOS第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4) 的接触为欧姆接触，其引出端为源电极；所述耗尽型n-MOS第二导电材料与绝缘栅介质(10)接触，其引出端为栅电极；所述耗尽型n-MOS第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为漏电极；

所述电阻制作在势垒层(4)上并与耗尽型n-MOS相邻，电阻对应位置势垒层(4)之上的顶部GaN层(5)被刻蚀掉，且势垒层(4)上表面覆盖绝缘栅介质(10)；所述电阻表面左右两端分别设置有电阻第一导电材料、电阻第三导电材料；所述电阻第一导电材料和电阻第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触；

所述pn结电容制作在顶部GaN层(5)上并与电阻相邻，pn结电容对应顶部GaN层(5)在pn结电容两端分别开有窗口以露出势垒层(4)，将两个窗口分别定义为第一窗口和第二窗口，其中第一窗口与电阻相邻；所述第一窗口中设有pn结电容第一导电材料；所述pn结电容第一导电材料向下延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触；所述第二窗口中设有pn结电容第三导电材料；所述pn结电容第三导电材料向下延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触；所述顶部GaN层(5)上设置有pn结电容第二导电材料；所述pn结电容第二导电材料向下伸入顶部GaN层(5)中，且和顶部GaN层(5)的接触为肖特基接触；所述势垒层(4)和顶部GaN层(5)无电极覆盖的表面被绝缘栅介质(10)覆盖；

所述具有极化结的增强型功率HEMT制作在顶部GaN层(5)上并与pn结电容相邻，极化结的增强型功率HEMT对应的顶部GaN层(5)左右两端开有窗口以露出势垒层(4)，将两个窗口分别定义为第三窗口和第四窗口，且第三窗口和pn结电容相邻，且第三窗口对应的势垒层(4)中间有凹槽；所述增强型功率HEMT表面覆盖绝缘栅介质(10)；所述第三窗口中沿横向方向上依次分布增强型功率HEMT第一导电材料、增强型功率HEMT第二导电材料，且两者之间有间距；所述增强型功率HEMT第一导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为源电极；所述增强型功率HEMT第二导电材料覆盖在势垒层(4)凹槽处，与绝缘栅介质(10)构成MIS栅结构，其引出端为栅电极；所述第四窗口设有增强型功率HEMT第三导电材料；所述增强型功率HEMT第三导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为漏电极；所述顶部GaN层(5)表面靠近左端窗口处设有增强型功率HEMT第四导电材料；所述增强型功率HEMT第四导电材料向下延伸，贯穿绝缘栅介质(10)并延伸入顶部GaN层(5)中，且和顶部GaN层(5)的接触为欧姆接触；

所述具有极化结的功率SBD制作在顶部GaN层(5)上层另一端并与增强型功率HEMT相邻；具有极化结的功率SBD对应的顶部GaN层(5)远离增强型功率HEMT一端开有窗口以露出势垒层(4)，定义为第五窗口，第五窗口中设有功率SBD第三导电材料；所述功率SBD第三导电材料向下延伸入势垒层(4)中，且和势垒层(4)的接触为欧姆接触，其引出端为阴极；功率SBD与增强型功率HEMT相邻一端设有功率SBD第二导电材料；所述功率SBD第二导电材料向下延伸，贯穿顶部GaN层(5)，并延伸入势垒层(4)中，且和势垒层(4)的接触为肖特基接触，其引出端为阳极，并向阴极方向延伸到顶部GaN层(5)左端，且和顶部GaN层(5)的接触为欧姆接触；所述势垒层(4)和顶部GaN层(5)无电极覆盖的表面被绝缘栅介质(10)覆盖；

增强型的p-MOS、增强型的n-MOS、耗尽型n-MOS、具有极化结的增强型功率HEMT和功率SBD、电阻、pn结电容之间均具有隔离区(12)，且在器件表面覆盖有连续不间断的钝化层(11)；

所述增强型p-MOS和增强型n-MOS漏电极电气连接，引出端为输出端V_OUT，且栅电极电气连接，引出端为输入端V_IN；所述增强型p-MOS源电极引出端为电压端V_DD；所述增强型n-MOS源电极引出端为地端GND。