[发明专利]一种新型鉴频鉴相器电路

权利要求书

1.一种新型鉴频鉴相器电路，其特征在于包括第一控制模块(1)、第一逻辑门模块(2)、第二控制模块(3)和第二逻辑门模块(4)；

所述第一控制模块(1)设有四个输入端和一个输出端；其第一输入端连第一输入信号A；其第二输入端连接第三输入信号D；其第三输入端连接第一输出信号QA，形成反馈；其第四输入端连接第二输出信号QB，形成反馈；其输出端输出控制信号VC连接至所述第一逻辑门模块(2)；

所述第一逻辑门模块(2)设有两个输入端和一个输出端；其第一输入端连接第一输入信号A；其第二输入端连接第一控制模块(1)输出的控制信号VC；其输出端作为整体电路的第一输出端并输出第一输出信号QA；当控制信号VC为低电平时，第一逻辑门模块(2)输出的第一输出信号QA为低电平；

所述第二控制模块(3)设有四个输入端和一个输出端；其第一输入端连接第二输入信号B；其第二输入端连接第三输入信号D；其第三输入端连接第一输出信号QA，形成反馈；其第四输入端连接第二输出信号QB，形成反馈；其输出端输出控制信号VD连接至所述第二逻辑门模块(4)；

所述第二逻辑门模块(4)设有两个输入端和一个输出端；其第一输入端连接电路第二输入信号B；其第二输入端连接第二控制模块(3)输出的控制信号VD；其输出端作为整体电路的第二输出端并输出第二输出信号QB；当控制信号VD为低电平时，第二逻辑门模块(4)输出的第二输出信号QB为低电平。

2.根据权利要求1所述新型鉴频鉴相器电路，其特征在于：所述第一控制模块(1)或第二控制模块(3)结构完全相同，以第一控制模块(1)说明，所述第一控制模块(1)包括一个PMOS管PM1，四个NMOS管NM1、NM2、NM3、NM4，其中：

所述第一PMOS管PM1源极与VDD相连，其栅极作为第一控制模块(1)的第一输入端，其漏极作为第一控制模块(1)的输出端；

所述第一NMOS管NM1栅极作为第一控制模块(1)的第二输入端，其漏极与第三NMOS管NM3漏极相连接并连接至第一PMOS管PM1的漏极，其源极连接所述第二NMOS管NM2漏极；

所述第二NMOS管NM2栅极与第一PMOS管PM1栅极相连，其源极连接至GND；

所述第三NMOS管NM3源极与所述第四NMOS管NM4漏极相连接，其栅极作为第一控制模块(1)的第三输入端；

所述第四NMOS管NM4栅极作为第一控制模块(1)的第四输入端，其源极接地。

3.根据权利要求1所述新型鉴频鉴相器电路，其特征在于：所述第一逻辑门模块(2)和所述第二逻辑门模块(4)结构完全相同，以第一逻辑门模块(2)进行说明，该第一逻辑门模块(2)包括三个PMOS管PM2、PM3、PM4和三个NMOS管NM5、NM6、NM7；

所述PMOS管PM2、PM3和NMOS管NM5、NM6共同构成与非门结构，所述第二PMOS管PM2和第三PMOS管PM3，其源极均连接至电源电压VDD，其漏极相连并连接至所述第四PMOS管PM4和第七NMOS管NM7的栅极；所述第二PMOS管PM2和所述第六NMOS管NM6的栅极相连并作为第一逻辑门模块(2)第一输入端；所述第三PMOS管PM3和所述第五NMOS管NM5的栅极相连并作为第一逻辑门模块(2)第二输入端；所述第五NMOS管NM5连接至所述第四PMOS管的栅极，其源极连接所述第六NMOS管NM6的漏极，该第六NMOS管NM6的源极连接GND；

所述第四PMOS管PM4和第七NMOS管NM7构成非门，第四PMOS管PM4的源极连接电源电压VDD，漏极与第七NMOS管NM7漏极相连并作为第一逻辑门模块(2)的输出端；该第七NMOS管NM7的源极连接GND。