[发明专利]一种新型鉴频鉴相器电路

说明书

本发明公开了一种新型鉴频鉴相器电路，其主要由第一控制模块(1)、第一逻辑门模块(2)、第二控制模块(3)和第二逻辑门模块构成(4)。该新型鉴频鉴相器电路为一反馈系统，且在电路实现上具有上下对称的特点，即第一控制模块(1)和第二控制模块(3)结构完全相同，均包括1个PMOS管和4个NMOS管，用于分别控制相应的两个逻辑门模块，使其产生正确的鉴频鉴相输出；第一逻辑门模块(2)和第二逻辑门模块(4)结构完全相同，均包括3个PMOS管和3个NMOS管，组成与门。本发明主要通过巧妙地电路设计，解决了传统鉴频鉴相器电路晶体管数目多，占用芯片面积大，功耗大，以及关键路径延迟时间长，鉴频鉴相精度较低的问题。

技术领域

本发明属于集成电路设计领域，具体涉及一种新型鉴频鉴相器电路。

背景技术

鉴频鉴相器是一种将两种输入信号相比较，既能检测相位差，又能检测频率差的电路，可用作脉冲发生器。鉴频鉴相器是锁相环中的关键模块。锁相环是集成电路中的通用模块。在收发机系统中，锁相环可以用来产生本振信号，实现信号的调制和解调；在模拟电路中，锁相环可以用来产生高精度时钟作为模数转换器等元件的输入。

随着锁相环的应用越来越广泛，对鉴频鉴相器的要求也越来越高。参照图1，传统的鉴频鉴相器电路包括两个D触发器和一个与门，至少需要38个晶体管，使用晶体管数目多，占用芯片面积大，功耗大；且传统鉴频鉴相器电路输出信号QB的脉冲宽度约为5级门延迟，关键路径延迟时间长，鉴频鉴相精度较低。

发明内容

本发明的目的在于针对上述现有技术的不足，提供一种新型鉴频鉴相器电路，旨在减小晶体管使用数目，从而减小占用芯片面积，降低功耗；减小关键路径延迟时间，从而提高鉴频鉴相精度。

为了实现上述目的，本发明包括：第一控制模块1、第一逻辑门模块2、第二控制模块3和第二逻辑门模块4；

所述第一控制模块1设有四个输入端和一个输出端；其第一输入端连第一输入信号A；其第二输入端连接第三输入信号D；其第三输入端连接第一输出信号QA，形成反馈；其第四输入端连接第二输出信号QB，形成反馈；其输出端输出控制信号VC连接至所述第一逻辑门模块2；

所述第一逻辑门模块2设有两个输入端和一个输出端；其第一输入端连接第一输入信号A；其第二输入端连接第一控制模块1输出的控制信号VC；其输出端作为整体电路的第一输出端并输出第一输出信号QA；当控制信号VC为低电平时，第一逻辑门模块2输出的第一输出信号QA为低电平；

所述第二控制模块3设有四个输入端和一个输出端；其第一输入端连接第二输入信号B；其第二输入端连接第三输入信号D；其第三输入端连接第一输出信号QA，形成反馈；其第四输入端连接第二输出信号QB，形成反馈；其输出端输出控制信号VD连接至所述第二逻辑门模块4；

所述第二逻辑门模块4设有两个输入端和一个输出端；其第一输入端连接电路第二输入信号B；其第二输入端连接第二控制模块3输出的控制信号VD；其输出端作为整体电路的第二输出端并输出第二输出信号QB；当控制信号VD为低电平时，第二逻辑门模块4输出的第二输出信号QB为低电平。

上述第一控制模块1或第二控制模块3结构完全相同，以第一控制模块1说明，所述第一控制模块1包括一个PMOS管PM1，四个NMOS管NM1、NM2、NM3、NM4，其中：

所述第一PMOS管PM1源极与VDD相连，其栅极作为第一控制模块1的第一输入端，其漏极作为第一控制模块1的输出端；

所述第一NMOS管NM1栅极作为第一控制模块1的第二输入端，其漏极与第三NMOS管NM3漏极相连接并连接至第一PMOS管PM1的漏极，其源极连接所述第二NMOS管NM2漏极；

所述第二NMOS管NM2栅极与第一PMOS管PM1栅极相连，其源极连接至GND；