[发明专利]用于在读取操作期间控制数据选通信号的系统及方法

说明书

本发明涉及用于在读取操作期间控制数据选通信号的系统及方法。一种设备，其可包含第一数据选通DQS输出缓冲器OB、第二DQS OB及控制逻辑。所述第一数据选通DQS输出缓冲器OB及所述第二DQS OB各自耦合到DQS端子。所述第一DQS OB及所述第二DQS OB经配置以响应于读取时钟信号而将DQS信号提供到所述DQS端子。所述控制逻辑经配置以接收所述读取时钟信号以控制所述第一DQS OB及所述第二DQS OB。所述设备经配置以在将所述DQS信号提供到所述DQS端子时选择性地防止所述控制逻辑接收所述读取时钟信号。

分案申请的相关信息

本案是分案申请。本分案的母案是发明名称为“用于在读取操作期间控制数据选通信号的系统及方法”、申请日为2019年4月16日、申请号为201980026141.1的中国发明专利申请案。

技术领域

本发明大体上涉及存储器装置，且更特定来说，涉及用于在读取操作期间控制数据选通信号的同步存储器装置及技术。

背景技术

本章节意图向读者介绍可能与下文描述及/或主张的本发明的各个方面相关的领域的各个方面。本论述被认为有助于向读者提供背景信息以促进对本发明的各个方面的更好理解。因此，应理解，这些陈述应从这个角度来解读，且并非作为对现有技术的承认。

通常，计算系统可包含在操作中经由电信号传达信息的电子装置。例如，计算系统可包含通信地耦合到例如动态随机存取存储器(DRAM)的存储器装置的处理器。以这种方式，举例来说，处理器可使用命令及/或地址信号(CA信号)与存储器装置进行通信，以检索可执行指令、检索将由处理器处理的数据及/或存储从处理器输出的数据。可将这些CA信号供应到共同接合垫、引脚、外部端子等。

在例如同步DRAM(SDRAM)的同步存储器装置中，将CA信号与可由处理器提供的外部时钟信号同步地提供到所述存储器装置。各种内部时钟信号是在存储器装置内从外部时钟信号生成且用于使命令及数据信号同步以确保存储器装置的正确操作。即，基于各种CA信号，在存储器装置内生成且使用各种内部时钟信号以完成存储器装置内的各种操作，例如读取命令及写入命令。对于读取命令，在某些操作模式中可能不需要一些内部电路及内部时钟信号。例如，在所有操作模式期间可能并非始终需要可以其它方式生成的内部数据选通信号。在这些例子中，如果生成但未使用内部时钟信号，那么可能不必要地增加功率消耗。本发明的实施例可涉及用于在读取操作期间控制数据选通信号以降低某些操作模式期间的功率消耗的技术。

发明内容

本申请的一方面提供一种设备，其包括：数据选通DQS状态控制电路，其经配置以至少部分地响应于将读取时钟信号供应到所述DQS状态控制电路的控制逻辑而将至少一个控制信号设置为有效状态，所述DQS状态控制电路进一步经配置以在已暂停将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后将所述至少一个控制信号维持在所述有效状态；及输出缓冲器电路，其经配置以接收所述至少一个控制信号及所述读取时钟信号，所述输出缓冲器电路进一步经配置以至少部分地基于所述至少一个控制信号的所述有效状态而激活以至少部分地响应于所述读取时钟信号而驱动数据选通DQS端子，使得所述输出缓冲器电路在已暂停将所述读取时钟信号供应到所述DQS状态控制电路的所述控制逻辑之后继续驱动所述DQS端子。

本申请的另一方面提供一种设备，其包括：输出缓冲器电路，其经配置以选择性地将读取时钟信号传递到输出端；以及控制逻辑，其经配置以选择性地接收所述读取时钟信号，并且：在第一周期期间，将所述输出缓冲器电路置于有效状态；在第二周期期间，将所述输出缓冲器电路维持在所述有效状态；以及在第三周期期间，将所述输出缓冲器电路置于无效状态；其中当处于所述有效状态时，所述输出缓冲器电路经配置以允许所述读取时钟信号传递到所述输出端；其中所述控制逻辑经配置以至少响应于所述读取时钟信号而将所述输出缓冲器电路置于所述有效状态或所述无效状态；以及其中防止所述控制逻辑在所述第二周期的至少一部分期间接收所述读取时钟信号。