[发明专利]一种GNSS干涉测高中时分复用非相干累加系统及方法

说明书

本发明涉及GNSS干涉测高技术领域，尤其涉及一种GNSS干涉测高中时分复用非相干累加系统及方法，基于FPGA实现，该系统包括：时分复用控制模块和非相干累加模块；其中所述时分复用控制模块，用于在一个相干积分时间段内的时序控制，实现非相干累加模块分时工作，还用于依次读取一路相干积分结果至非相干累加模块；所述非相干累加模块，用于在时序控制下分时完成每一路相干积分结果的时分复用非相干累加。本发明巧妙利用相干积分和非相干累加的时序特性，利用时分复用思想，由最小的FPGA资源实现了大规模的非相干累加运算，极大提升了FPGA资源的利用率以及FPGA工作的时序余量。

技术领域

本发明涉及GNSS干涉测高技术领域，尤其涉及一种GNSS干涉测高中时分复用非相干累加系统及方法。

背景技术

GNSS-R干涉测高技术利用GNSS直射信号与反射信号直接进行相关得到干涉相关波形，进而反演反射信号相对直射信号的伪距差，最终反演海面高度的GNSS新型遥感探测技术。目前国内外的GNSS导航系统如北斗导航系统、GPS导航系统、伽利略导航系统，GLONASS导航系统均可以被干涉测高技术所应用。

GNSS干涉相关技术是直射GNSS信号经过下变频、信号延时、多普勒补偿等措施后，与反射GNSS信号直接相关，获取干涉信号相关波形。若处理后的直射信号与反射信号相位完全同步，则相关波形出现最大值，图1为GNSS干涉相关技术原理。为了提升干涉相关波形的信噪比，从而获取更高的高度测量精度，不仅在硬件设计方面需要高增益的天线来接收微弱的GNSS信号，软件设计上需要足够的非相干累加时间来提升干涉波形的信噪比。公式1描述了GNSS干涉测高的精度与干涉信噪比SNR、非相干累加次数M之间的关系。

公式表明：提升SNR和非相干累加次数均可以有效提升干涉测高精度。

为了得到有效的干涉相关波形，需要对直射信号进行N级延迟。通常，至少需要±2个GPS L1C/A码片范围的延迟数量,并且延迟间隔为1个采样时钟周期，才能达到理想的高度测量精度，延迟数N值由下面公式确定：

其中:λ为GPS L1C/A码码长，c为光速，f_s为采样频率，Ceil为向上取整。取典型设计，若f_s＝100MHz，则N＝391，采样率越高，N值越大。

通常的GNSS接收机同样使用增加非相干累加次数M的方式来提升信噪比。目前较为普遍的导航接收机设计为CPU+FPGA的方式，FPGA负责简单且快速的相关和累加运算，CPU负责非相干累加运算，如图2，该方式的优势为充分利用FPGA并行且快速计算的优势。然而该方式不适于GNSS干涉测高应用，GNSS干涉测高方式需要CPU每毫秒读取N次相干积分结果后再进行非相干累加运算，本来任务繁重的CPU无法承担在1ms的时间内进行N次读取并进行相干累加运算。

另外一种普遍的设计方式为直接使用FPGA进行相干积分和非相干累加运算，如图3。这种方式的设计优势是CPU不需要计算最终的非相干累加结果，大大减轻了CPU的负担，尤其对于相关点数多(N值很大)的应用，这种方式优势尤其明显，比如GNSS干涉测高应用，每个时钟采样点均需要进行延迟并且计算干涉相关值。然而从图中设计可以看出该方式的缺点较为明显，随着N值得增加，占用的FPGA乘法器和累加器的资源会成倍增加，这种资源的增加不仅占用了更多的FPGA资源，同时由于资源增多引起了FPGA布局布线的困难，从而很难满足整个FPGA时序要求。

针对第二种方式的缺点，结合非相干累加时序上的特点，提出了一种时分复用的非相干累加方法。本发明的最大优势是使用最少的FPGA资源(2个乘法器、一个累加器、缓存器、寄存器和时序控制逻辑单元)通过巧妙的安排N路干涉相关结果的计算时机，最终实现N路干涉相关结果的非相干累加运算，见图4。

发明内容

本发明的目的在于克服现有技术缺陷，提出了一种GNSS干涉测高中时分复用非相干累加系统及方法。