[发明专利]抛光组合物及其使用方法

说明书

本发明公开了一种抛光组合物，该组合物包括：至少一种磨料；至少一种氮化物去除率降低剂，包含：含有Csubgt;12/subgt;至Csubgt;40/subgt;烃基团的疏水部分；含有至少一种基团的亲水部分，所述至少一种基团选自于由亚磺酸基、硫酸基、羧基、磷酸基团和膦酸基团组成的组；和其中，所述疏水部分和所述亲水部分被0个环氧烷基团分开；酸的混合物，所述酸的混合物包含氨基酸；以及水；其中，所述抛光组合物不含盐和阴离子聚合物，并且所述抛光组合物具有2至6.5的pH。

分案说明

本申请是申请日为2019年8月30日、申请号为201910812800.6、发明名称为“抛光组合物及其使用方法”的中国发明专利申请的分案申请。

技术领域

本公开涉及抛光组合物及其使用方法

背景技术

半导体工业由经由流程和集成创新进一步小型化器件而持续地被驱动以改善芯片性能。化学机械抛光/平坦化(CMP)是强大的技术，因为它使晶体管级的许多复杂的集成方案成为可能的，从而促进芯片密度增加。

晶体管一般而言在前端线(Front End of Line，FEOL)晶体管制造步骤中被制造。FEOL材料堆叠体典型地包括金属栅极和多个电介质材料的堆叠体。在各个集成电路中的数十亿个有源组件的电隔离是FEOL中的目标，并且可使用浅沟槽隔离(STI)流程而实现。为了示范目的，STI流程的一部分被显示在图1。如从图1可见的，在STI CMP流程之前，热氧化硅和SiN可被沉积在硅的顶部(例如，硅晶圆)(图1(a))，并且接着被蚀刻出以产生沟槽/隔离和“有源”非沟槽区域(以形成含有晶体管区域)(图1(b))。之后，这些沟槽/隔离区域可通过在沟槽中沉积(例如，通过使用等离子体增强化学气相沉积(PECVD))氧化硅(例如，TEOS)而被填充，从而所述有源非沟槽区域可被沟槽中的氧化硅隔离(图1(c))。之后，在有源非沟槽区域上的“超负荷/额外的”氧化硅可任选地被移除同时保持沟槽中的氧化硅(图1(d))。氧化硅的选择性移除由浅沟槽隔离(STI)化学机械抛光/平坦化(CMP)流程而实现，其中具有氧化硅与氮化硅(例如，SiN)的高材料移除率(MRR)选择性的CMP抛光组合物(诸如在本公开所描述的)被使用以高速率移除氧化硅，优选地没有大幅度移除氮化硅(停止层)。在上面的STI CMP步骤之后，蚀刻可用于暴露硅以完成隔离并且防止在有源非沟槽区域中形成的相邻晶体管变成彼此接触，从而防止电路的短路。

普遍地用于STI的电介质薄膜是氮化硅(例如，SiN)、氧化硅(例如，TEOS：原硅酸四乙酯)、多晶硅(P-Si)、碳氮化硅(例如，SiCN)，以及低-k/超-低k电介质薄膜(例如，SiCOH)。随着在45nm的高-k金属栅极技术和在22nm芯片生产的FinFET技术的引入，SiN、TEOS、SiCN和P-Si薄膜开始更常被使用并且用于FEOL的更多应用中。此外，在后段制程(BEOL)中，因为惯常的阻隔材料(例如，Ta/TaN或Ti/TiN)的电阻率已被显示不能有效地缩小用于先进的10nm下制造节点，这些阻隔材料可由电介质(诸如SiN、TEOS、SiCN和P-Si)代替用于各种不同的BEOL材料堆叠体。因此，对于FEOL和BEOL这两者，这些电介质薄膜可被使用作为蚀刻停止层、覆盖材料、间隔材料、附加衬垫、扩散/钝化阻隔、硬掩模和/或停止层。

一般而言，电介质薄膜在先进的半导体制造中被更慷慨地使用。从CMP观点，结合电介质的这些集成的大部分需要可在这些薄膜上工作/抛光和/或停止的抛光组合物(浆料)，诸如可移除SiN但不移除(停止)TEOS/P-Si的浆料或者可移除TEOS/p-Si但不移除(停止)SiN的浆料。

发明内容