[发明专利]三维存储器及其制备方法、存储系统、电子设备

说明书

本申请提供三维存储器及其制备方法、存储系统、电子设备。三维存储器包括：导电层、叠层结构和沟道结构。导电层包括相互间隔的第一半导体层和第二半导体层。叠层结构位于第一半导体层上，包括交替叠置的栅极层和绝缘层。沟道结构包括沿堆叠方向贯穿叠层结构和第一半导体层、并伸至第二半导体层中的沟道层。第一半导体层和第二半导体层分别与沟道层连接；第一半导体层包含第一导电类型的杂质，第二半导体层包含与第一导电类型相反的第二导电类型的杂质。通过两个极性相反的半导体层分别连接沟道层，可在存储器中形成两个等电位的公共源极，从而在存储数据时，为三维存储器的存储单元提供稳定的导通电路，改善存储器的稳定性，并扩大进程窗口。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及三维存储器、三维存储器的制备方法、存储系统以及电子设备。

背景技术

为了实现更高的存储密度，三维存储器中堆叠的层数会显著增加，例如由32层发展到64层，再到96层甚至128层等。然而，随着三维存储器中堆叠的层数的增加，其稳定性会随之降低。

因而，如何在提高三维存储器的存储密度的前提下，提高三维存储器的稳定性是目前亟待解决的问题。

发明内容

本申请的实施方式提供了可至少部分解决相关技术中存在的上述问题、或其他问题的三维存储器、制备方法、存储系统及电子设备。

本申请一方面提供了一种三维存储器，所述三维存储器包括：导电层，包括相互间隔的第一半导体层和第二半导体层；叠层结构，位于所述第一半导体层上，包括交替叠置的栅极层和绝缘层；以及沟道结构，包括沟道层，所述沟道层沿堆叠方向贯穿所述叠层结构和所述第一半导体层、并伸至所述第二半导体层中，其中，所述第一半导体层和所述第二半导体层分别与所述沟道层连接；以及所述第一半导体层包含第一导电类型的杂质，所述第二半导体层包含与所述第一导电类型相反的第二导电类型的杂质。

在本申请的一个实施方式中，所述第一半导体层连接有第一引出端，所述第二半导体层连接有第二引出端；以及所述第一引出端和所述第二引出端分别与源极线连接，所述源极线的输入端与所述三维存储器的外围电路连接。

在本申请的一个实施方式中，所述三维存储器还包括阵列互连层，所述阵列互连层位于所述叠层结构背向所述第一半导体层的一侧；以及所述源极线位于所述阵列互连层，所述第一引出端和所述第二引出端分别伸至所述阵列互连层、并与所述源极线连接。

在本申请的一个实施方式中，所述第一半导体层连接有第一引出端，所述第二半导体层连接有第二引出端；以及所述第一引出端和所述第二引出端分别与所述三维存储器的外围电路连接。

在本申请的一个实施方式中，所述三维存储器还包括外围电路芯片，所述外围电路芯片包括外围互连层和所述外围电路，所述外围互连层包括源线信号输出端，所述第一引出端和所述第二引出端分别与所述源线信号输出端连接。

在本申请的一个实施方式中，所述三维存储器还包括栅线间隙结构，所述栅线间隙结构沿所述堆叠方向贯穿所述叠层结构，并伸至所述第一半导体层，所述栅线间隙结构包括填充导电层和间隙阻隔层，所述间隙阻隔层位于所述填充导电层与所述叠层结构之间，其中，所述填充导电层伸至所述第一半导体层的一侧与所述第一半导体层连接；所述填充导电层背向所述第一半导体层的一侧与所述第一引出端连接。

在本申请的一个实施方式中，所述三维存储器还包括沿所述堆叠方向贯穿所述叠层结构的连接结构，所述连接结构的一端与所述第二半导体层连接，所述连接结构的另一端与所述第二引出端连接。

在本申请的一个实施方式中，所述沟道层为非掺杂的半导体材料层；或者所述沟道层为包含所述第一导电类型或所述第二导电类型的杂质的半导体材料层，其中，所述沟道层的杂质掺杂浓度小于所述第一半导体层的杂质掺杂浓度；以及所述沟道层的杂质掺杂浓度小于所述第二半导体层的杂质掺杂浓度。