[发明专利]一种适用于多芯片失效分析的LPDDR晶圆RDL设计方法

权利要求书

1.一种适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，包括以下步骤：

S1：基于常规LPDDR RDL设计，增加键合焊位；

S2：设计封装基板，增加若干用于DIE连接的基板正面金手指；

S3：进行封装，并将键合焊位与基板正面金手指连接；

S4:测量电阻，通过电阻测试判断DIE状态，完成设计。

2.根据权利要求1所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，用于步骤S1中，采用常规LPDDR RDL设计，将原始键合焊垫在晶圆中间，通过RDL引到DIE边缘，在RDL引到DIE边缘的设计保持不变的基础上，增加一条沿着DIE边缘的不封闭走线。

3.根据权利要求2所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，走线断开处设计2个键合焊位。

4.根据权利要求3所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，用于步骤S2中，所述封装基板设计时，增加数量不低于1的基板正面金手指，用于DIE连接到新增的键合焊位。

5.根据权利要求4所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，用于步骤S2中，所述基板正面金手指根据DIE堆叠进行设计增加，其中，1颗DIE堆叠，则设计2个基板正面金手指；

2颗DIE堆叠，则需要设计4个基板正面金手指；

3颗DIE堆叠，则设计6个基板正面金手指。

6.根据权利要求5所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，用于步骤S2中，基板正面金手指通过基板布线连接到基板背面的测试点。

7.根据权利要求6所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，用于步骤S3中，封装时，新增的2个键合焊位通过常规焊线连接到基板正面指定的金手指上。

8.根据权利要求7所述的适用于多芯片失效分析的LPDDR晶圆RDL设计方法，其特征在于，用于步骤S4中，通过电阻测试判断DIE状态的方式为，一旦发生内部某颗die开裂，只需要测试每颗DIE指定的测试点之间的电阻即可判定，其中，未开裂DIE的测试电阻接近于0电阻，开裂DIE的电阻会远大于0。